CY29973
3.3V 125 MHz的多输出零延迟缓冲器
特点
■
■
■
■
■
■
输出频率高达125 MHz
12时钟输出：频率可配置
350 PS最大。输出到输出偏斜
可配置的输出禁止
两个参考时钟输入动态切换
振荡器或PECL参考输入
■
■
■
■
■
■
扩频兼容
无干扰的输出时钟转换
3.3V电源
引脚兼容MPC973
工业级温度范围： - 40 ° C至+ 85°C
52引脚TQFP封装
表1.频率表
[1]
VC0_SEL
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FB_SEL2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FB_SEL1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FB_SEL0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
F
VC0
8x
12x
16x
20x
16x
24x
32x
40x
4x
6x
8x
10x
8x
12x
16x
20x
记
1， X =参考输入频率200兆赫＆ LT ; F
VCO
＆ LT ; 480兆赫。
赛普拉斯半导体公司
文件编号： 38-07291牧师* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年9月9日
[+ ]反馈
CY29973
逻辑框图
PECL_CLK
PECL_CLK ＃
VCO_SEL
PLL_EN
REF_SEL
Q
TCLK0
TCLK1
TCLK_SEL
FB_IN
Q
SYNC
FRZ
0
1
相
探测器
LPF
VCO
0
1
SYNC
FRZ
QA0
QA1
QA2
QA3
QB0
QB1
FB_SEL2
QB2
QB3
MR＃ / OE
POWER- ON
RESET
SELA(0,1)
SELB(0,1)
SELC(0,1)
FB_SEL(0,1)
SCLK
SDATA
INV_CLK
输出禁用
电路
12
2
2
2
2
/4, /6, /8, /10
同步脉冲
数据发生器
Q
/2
0
1
Q
Q
/4, /6, /8, /12
/4, /6, /8, /10
/2, /4, /6, /8
Q
SYNC
FRZ
QC0
QC1
SYNC
FRZ
SYNC
FRZ
SYNC
FRZ
QC2
QC3
Fb_out分别
SYNC
引脚配置
SELB1
SELB0
SELA1
SELA0
QA3
VDDC
QA2
VSS
QA1
VDDC
QA0
VSS
VCO_SEL
52 51 50 49 48 47 46 45 44 43 42 41 40
VSS
MR＃ / OE
SCLK
SDATA
FB_SEL2
PLL_EN
REF_SEL
TCLK_SEL
TCLK0
TCLK1
PECL_CLK
PECL_CLK ＃
VDD
1
2
3
4
5
6
7
8
9
10
11
12
13
39
38
37
36
35
34
33
32
31
30
29
28
27
VSS
QB0
VDDC
QB1
VSS
QB2
VDDC
QB3
FB_IN
VSS
Fb_out分别
VDDC
FB_SEL0
CY29973
14 15 16 17 18 19 20 21 22 23 24 25 26
FB_SEL1
SYNC
VSS
QC0
VDDC
QC1
SELC0
SELC1
QC2
VDDC
QC3
VSS
INV_CLK
文件编号： 38-07291牧师* C
第2 9
[+ ]反馈
CY29973
引脚德网络nitions
[2]
针
11
12
9
10
名字
PECL_CLK
PECL_CLK ＃
TCLK0
TCLK1
VDDC
VDDC
VDDC
VDDC
PWR
IO
I
I
I
I
O
O
O
O
TYPE
PU
PD
PU
PU
PECL时钟输入。
PECL时钟输入。
外部参考或测试时钟输入。
外部参考或测试时钟输入。
时钟输出。
SEE
表2
第4页的频率选择。
时钟输出。
SEE
表2
第4页的频率选择。
时钟输出。
SEE
表2
第4页的频率选择。
反馈时钟输出。连接到FB_IN正常运行。该
分频比这个输出是由FB_SEL （ 2 0 ）设置。
SEE
表1
在第1页。
在这个输出控制输入参考或输出旁路电容延迟
银行的相位关系。
同步脉冲输出。此输出用于系统
同步。输出脉冲的上升沿是同步的两
QA的上升沿（0： 3）和QC （0： 3）的输出时钟无关的
选择的分频比。
PU
PU
PU
PU
PU
PU
PU
PU
PU
PU
频率选择输入。这些输入选择在QA的分频比（ 0 ： 3 ）
输出。
SEE
表2
第4页。
频率选择输入。这些输入选择在QB的分频比（ 0 ： 3 ）
输出。
SEE
表2
第4页。
频率选择输入。这些输入选择在QC的分频比（ 0 ： 3 ）
输出。
SEE
表2
第4页。
反馈选择输入。这些输入选择在Fb_out分别分频比
输出。
SEE
表1
在第1页。
VCO分频器选择输入。当置为低电平时，压控振荡器的输出除以2 。
当设置为高，分频器被旁路。
SEE
表1
在第1页。
反馈时钟输入。连接到Fb_out分别用于访问的PLL 。
PLL使能输入。当置为高电平，使能PLL 。低时， PLL
被旁路。
参考选择输入。高电平时， PECL输入选择。当
低电平时，TCLK [0：1 ]被选择。
TCLK选择输入。当低， TCLK0选择。当高TCLK1
被选中。
主复位和输出使能输入。当置为低电平，复位所有的
内部触发器，并禁止所有的输出。当拉
高，释放内部触发器的复位，使所有的
输出。
反转时钟输入。设置为高电平时， QC （ 2,3 ）输出翻转。当
置为低电平，反相器被旁路。
串行时钟输入。时钟数据在SDATA到内部寄存器中。
串行数据输入。输入数据被计时到内部寄存器来启用或
禁用单个输出。这提供了电源管理的灵活性。
3.3V电源的输出时钟缓冲器。
3.3V供电的PLL 。
共同点。
描述
44 ，46， 48 ， 50的QA （3 ：0）
32 ， 34 ， 36 ， 38 QB （ 3 ： 0 ）
16 ， 18 ， 21 ， 23 QC （ 3 ： 0 ）
29
Fb_out分别
25
SYNC
VDDC
O
42, 43
40, 41
19, 20
5, 26, 27
52
31
6
7
8
2
SELA(1,0)
SELB(1,0)
SELC(1,0)
FB_SEL （2 ：0）
VCO_SEL
FB_IN
PLL_EN
REF_SEL
TCLK_SEL
MR＃ / OE
I
I
I
I
I
I
I
I
I
I
14
3
4
17, 22, 28,
33,37, 45, 49
13
INV_CLK
SCLK
SDATA
VDDC
VDD
I
I
I
PU
PU
PU
1 ，15， 24 ， 30中，VSS
35, 39, 47, 51
记
2.旁路电容（ 0.1μF ），必须放置在尽可能靠近每个电源正极（ <0.2 “ ） 。如果这些旁路电容不能靠近引脚的高频
滤波特性是由迹线的引线电感取消。
文件编号： 38-07291牧师* C
第3 9
[+ ]反馈
CY29973
描述
该CY29973集成了一个锁相环，提供低偏移和
低抖动时钟输出的高性能微处理器。
四路输出，有独立的三个独立的银行
PLL反馈输出， Fb_out分别，提供出色的灵活性
可能的输出配置。该PLL可以确保稳定
操作考虑到对VCO被配置成介于200运行
兆赫到480兆赫。这允许一个宽范围的输出频率
高达to125兆赫。
相位检测器输入的参考时钟进行比较的
外部反馈输入。正常工作时，所述外部
反馈输入， FB_IN ，被连接到所述反馈输出，
Fb_out分别。内部压控振荡器的输入端的倍数运行
基准时钟由FB_SEL设定（0 ：2）和VCO_SEL选择输入，
请参阅
表1
第1页上的VCO频率，然后分
下来，以提供所需的输出频率。这些分压器
由拉美经济体系（ 0,1 ） ， SELB （ 0,1 ） ， SELC集（ 0,1 ）选择输入端，看
表2中。
对于有些情况是压控振荡器需要运行在相对
低的频率，因此可能不能稳定，断言VCO_SEL
低除以2的VCO频率这样可保持
所需的输出关系，而是提供了一个增强的PLL锁定
范围内。
该CY29973还能够提供反向输出时钟。
当INV_CLK被置为高电平， QC2和QC3输出时钟
被反转。这些时钟可以被用作反馈输出到
该CY29973或第二个PLL器件产生早期或晚期
钟为一个具体的设计。这个倒置不影响
输出到输出偏斜。
零延迟缓冲器
当作为一个零延迟缓冲器使用的CY29973很可能是在
嵌套的时钟树中的应用。用于这些应用的
CY29973提供了一个低电压PECL时钟输入作为PLL
参考。这允许用户使用LVPECL作为主
时钟分配器件利用其远优于优势
扭曲的表现。该CY29973那么可以锁定到
LVPECL参考，并转换接近零延迟低
歪斜输出。
通过使用输出中的一个作为反馈到PLL的propa-
通过该装置gation延迟被消除。该PLL工程
对齐与输入参考边缘的输出边缘从而
产生一个接近零的延迟。基准频率影响
PLL的静态相位偏移，因而之间的相对延迟
的输入和输出。因为静态相位偏移是
基准时钟的功能的CY29973的TPD是一个
函数所使用的配置。
无干扰的输出频率转换
习惯上，当输出缓冲器具有内部计数器
改变“对飞”他们会输出时钟周期：
1.包含短期或“侏儒”个时钟周期。这些时钟周期
在该周期（ S）的短周期比任老
或新的频率，正在转变到。
2.含有拉伸时钟周期。这些是在时钟周期
其中周期（S ）是在较长的时间比任何旧的或
正在被转换到新的频率。
此设备具体包括逻辑，以保证侏儒和
拉伸时钟脉冲不发生，如果的设备逻辑电平
以下任何一种或所有引脚变为“动态”，而这是
操作：拉美经济体系， SELB ， SELC和VCO_SEL 。
表2.分频器表
VCO_SEL
0
0
0
0
1
1
1
1
SELA1
0
0
1
1
0
0
1
1
SELA0
0
1
0
1
0
1
0
1
QA
VCO/8
VCO/12
VCO/16
VCO/24
VCO/4
VCO/6
VCO/8
VCO/12
SELB1
0
0
1
1
0
0
1
1
SELB0
0
1
0
1
0
1
0
1
QB
VCO/8
VCO/12
VCO/16
VCO/20
VCO/4
VCO/6
VCO/8
VCO/10
SELC1
0
0
1
1
0
0
1
1
SELC0
0
1
0
1
0
1
0
1
QC
VCO/4
VCO/8
VCO/12
VCO/16
VCO/2
VCO/4
VCO/6
VCO/8
文件编号： 38-07291牧师* C
第4页第9
[+ ]反馈
CY29973
同步输出
在的情况下进行输出频率的关系是不是彼此的整数倍同步的输出提供系统的信号
同步。该CY29973监视QA和QC的输出时钟之间的关系。它提供了一个低的正向脉冲，
一个周期的持续时间，一个周期前的上升相一致的QA和QC输出的边缘。的持续时间和放置
脉冲取决于QA和QC输出频率就越高。下面的时序图显示各种波形
的同步输出。需要注意的是在SYNC输出被定义为质量保证的所有可能的组合和QC输出，即使下
某些关系的较低频率的时钟可以被用作同步信号。
图1.同步输出为不同的输入和输出比例
VCO
1 ： 1模式
QA
QC
SYNC
2 ： 1模式
QA
QC
SYNC
3 ： 1模式
QC
QA
SYNC
3 ： 2模式
QA
QC
SYNC
4 ： 1模式
QC
QA
SYNC
4： 3模式
QA
QC
SYNC
6 ： 1模式
QA
QC
SYNC
文件编号： 38-07291牧师* C
第5 9
[+ ]反馈
CY29973
逻辑框图
PECL_CLK
PECL_CLK ＃
VCO_SEL
PLL_EN
REF_SEL
Q
TCLK0
TCLK1
TCLK_SEL
FB_IN
Q
SYNC
FRZ
0
1
相
探测器
LPF
VCO
0
1
SYNC
FRZ
QA0
QA1
QA2
QA3
QB0
QB1
FB_SEL2
QB2
QB3
MR＃ / OE
POWER- ON
RESET
SELA(0,1)
SELB(0,1)
SELC(0,1)
FB_SEL(0,1)
SCLK
SDATA
INV_CLK
2
2
2
2
/4, /6, /8, /10
同步脉冲
数据发生器
/2
0
1
/4, /6, /8, /12
/4, /6, /8, /10
/2, /4, /6, /8
Q
SYNC
FRZ
QC0
QC1
Q
SYNC
FRZ
SYNC
FRZ
SYNC
FRZ
QC2
QC3
Q
Fb_out分别
Q
SYNC
输出禁用
电路
12
引脚配置
SELB1
SELB0
SELA1
SELA0
QA3
VDDC
QA2
VSS
QA1
VDDC
QA0
VSS
VCO_SEL
52 51 50 49 48 47 46 45 44 43 42 41 40
VSS
MR＃ / OE
SCLK
SDATA
FB_SEL2
PLL_EN
REF_SEL
TCLK_SEL
TCLK0
TCLK1
PECL_CLK
PECL_CLK ＃
VDD
1
2
3
4
5
6
7
8
9
10
11
12
13
39
38
37
36
35
34
33
32
31
30
29
28
27
VSS
QB0
VDDC
QB1
VSS
QB2
VDDC
QB3
FB_IN
VSS
Fb_out分别
VDDC
FB_SEL0
CY29973
14 15 16 17 18 19 20 21 22 23 24 25 26
FB_SEL1
SYNC
VSS
QC0
VDDC
QC1
SELC0
SELC1
QC2
VDDC
QC3
VSS
INV_CLK
文件编号： 38-07291牧师* E
第10 2
[+ ]反馈
CY29973
引脚德网络nitions
[2]
针
11
12
9
10
名字
PECL_CLK
PECL_CLK ＃
TCLK0
TCLK1
VDDC
VDDC
VDDC
VDDC
PWR
IO
I
I
I
I
O
O
O
O
TYPE
PU
PD
PU
PU
PECL时钟输入。
PECL时钟输入。
外部参考或测试时钟输入。
外部参考或测试时钟输入。
时钟输出。
SEE
表2第4页
频率的选择。
时钟输出。
SEE
表2第4页
频率的选择。
时钟输出。
SEE
表2第4页
频率的选择。
反馈时钟输出。连接到FB_IN正常运行。分频器
比该输出是由FB_SEL （ 2 0）置位。
SEE
表1第1页。
旁路
在这个输出控制输入参考或输出银行延迟电容
相位关系。
同步脉冲输出。此输出用于系统同步。
输出脉冲的上升沿是在与两者的上升沿同步
QA （0： 3）和QC （0 ：3）的输出时钟无关的分频比的选择。
PU
PU
PU
PU
PU
PU
PU
PU
PU
PU
频率选择输入。这些输入选择在QA的分频比（ 0 ： 3 ）
输出。
SEE
表2第4页。
频率选择输入。这些输入选择在QB的分频比（ 0 ： 3 ）
输出。
SEE
表2第4页。
频率选择输入。这些输入选择在QC的分频比（ 0 ： 3 ）
输出。
SEE
表2第4页。
反馈选择输入。这些输入选择在Fb_out分别分频比
输出。
SEE
表1第1页。
VCO分频器选择输入。当置为低电平时，压控振荡器的输出除以2 。
当设置为高，分频器被旁路。
SEE
表1第1页。
反馈时钟输入。连接到Fb_out分别用于访问的PLL 。
PLL使能输入。当置为高电平，使能PLL 。低时， PLL
被旁路。
参考选择输入。高电平时， PECL输入选择。当
低电平时，TCLK [0：1 ]被选择。
TCLK选择输入。当低， TCLK0选择。当高TCLK1是
选择。
主复位和输出使能输入。当置为低电平，复位所有的
内部触发器，并禁止所有的输出。当拉高，
释放内部触发器复位从，使所有的输出。
反转时钟输入。设置为高电平时， QC （ 2,3 ）输出翻转。当
置为低电平，反相器被旁路。
串行时钟输入。时钟数据在SDATA到内部寄存器中。
串行数据输入。输入数据被计时到内部寄存器来启用或
禁用单个输出。这提供了电源管理的灵活性。
3.3V电源的输出时钟缓冲器。
3.3V供电的PLL 。
共同点。
描述
44 ，46， 48 ， 50的QA （3 ：0）
32 ， 34 ， 36 ， 38 QB （ 3 ： 0 ）
16 ， 18 ， 21 ， 23 QC （ 3 ： 0 ）
29
Fb_out分别
25
SYNC
VDDC
O
42, 43
40, 41
19, 20
5, 26, 27
52
31
6
7
8
2
SELA(1,0)
SELB(1,0)
SELC(1,0)
FB_SEL （2 ：0）
VCO_SEL
FB_IN
PLL_EN
REF_SEL
TCLK_SEL
MR＃ / OE
I
I
I
I
I
I
I
I
I
I
14
3
4
17, 22, 28,
33,37, 45, 49
13
INV_CLK
SCLK
SDATA
VDDC
VDD
I
I
I
PU
PU
PU
1 ，15， 24 ， 30中，VSS
35, 39, 47, 51
记
2.旁路电容（ 0.1μF ），必须放置在尽可能靠近每个电源正极（ <0.2 “ ） 。如果这些旁路电容不能靠近引脚的高频
滤波特性是由迹线的引线电感取消。
文件编号： 38-07291牧师* E
第10 3
[+ ]反馈
CY29973
描述
该CY29973集成了一个锁相环，提供低偏移和
低抖动时钟输出的高性能微处理器。
四路输出，有独立的三个独立的银行
PLL反馈输出， Fb_out分别，提供出色的灵活性
可能的输出配置。该PLL可以确保稳定
操作考虑到对VCO被配置成之间运行
200兆赫至480兆赫。这允许一个宽范围的输出的
频率高达to125兆赫。
相位检测器输入的参考时钟进行比较的
外部反馈输入。正常工作时，所述外部
反馈输入， FB_IN ，被连接到所述反馈输出，
Fb_out分别。内部压控振荡器的输入端的倍数运行
基准时钟由FB_SEL设定（0 ：2）和VCO_SEL选择输入，
请参阅
表1第1页。
VCO频率，然后除以
下来，以提供所需的输出频率。这些分压器
由拉美经济体系（ 0,1 ） ， SELB （ 0,1 ） ， SELC集（ 0,1 ）选择输入端，看
表2中。
对于有些情况是压控振荡器需要运行在相对
低的频率，因此可能不能稳定，断言VCO_SEL
低除以2的VCO频率这样可保持
所需的输出关系，而是提供了一个增强的PLL锁定
范围内。
该CY29973还能够提供反向输出时钟。
当INV_CLK被置为高电平， QC2和QC3输出时钟
被反转。这些时钟可以被用作反馈输出到
该CY29973或第二个PLL器件产生早期或晚期
钟为一个具体的设计。这个倒置不影响
输出到输出偏斜。
零延迟缓冲器
当作为一个零延迟缓冲器使用的CY29973很可能是在
嵌套的时钟树中的应用。用于这些应用的
CY29973提供了一个低电压PECL时钟输入作为PLL
参考。这允许用户使用LVPECL作为主
时钟分配器件利用其远优于优势
扭曲的表现。该CY29973那么可以锁定到
LVPECL参考，并转换接近零延迟低
歪斜输出。
通过使用输出中的一个作为反馈到PLL的
通过该装置的传播延迟被消除。该PLL
工作，以便与输入的基准边的输出边缘从而
产生一个接近零的延迟。基准频率影响
PLL的静态相位偏移，因而之间的相对延迟
的输入和输出。因为静态相位偏移是
基准时钟的功能的CY29973的TPD是一个
函数所使用的配置。
无干扰的输出频率转换
习惯上，当输出缓冲器具有自己的内部计数器
改变“对飞”他们会输出时钟周期：
1.包含短期或“侏儒”个时钟周期。这些时钟周期
在该周期（ S）的短周期比任老
或新的频率，正在转变到。
2.含有拉伸时钟周期。这些是在时钟周期
其中周期（S ）是在较长的时间比任何旧的或
正在被转换到新的频率。
此设备具体包括逻辑，以保证侏儒和
拉伸时钟脉冲不发生，如果的设备逻辑电平
以下任何一种或所有引脚变为“动态”，而这是
操作：拉美经济体系， SELB ， SELC和VCO_SEL 。
表2.分频器表
VCO_SEL
0
0
0
0
1
1
1
1
SELA1
0
0
1
1
0
0
1
1
SELA0
0
1
0
1
0
1
0
1
QA
VCO/8
VCO/12
VCO/16
VCO/24
VCO/4
VCO/6
VCO/8
VCO/12
SELB1
0
0
1
1
0
0
1
1
SELB0
0
1
0
1
0
1
0
1
QB
VCO/8
VCO/12
VCO/16
VCO/20
VCO/4
VCO/6
VCO/8
VCO/10
SELC1
0
0
1
1
0
0
1
1
SELC0
0
1
0
1
0
1
0
1
QC
VCO/4
VCO/8
VCO/12
VCO/16
VCO/2
VCO/4
VCO/6
VCO/8
文件编号： 38-07291牧师* E
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CY29973
同步输出
在的情况下进行输出频率的关系是不是彼此的整数倍同步的输出提供系统的信号
同步。该CY29973监视QA和QC的输出时钟之间的关系。它提供了一个低的正向脉冲，
一个周期的持续时间，一个周期前的上升相一致的QA和QC输出的边缘。的持续时间和放置
脉冲取决于QA和QC输出频率就越高。下面的时序图显示各种波形
的同步输出。需要注意的是在SYNC输出被定义为质量保证的所有可能的组合和QC输出，即使下
某些关系的较低频率的时钟可以被用作同步信号。
图1.同步输出为不同的输入和输出比例
VCO
1 ： 1模式
QA
QC
SYNC
2 ： 1模式
QA
QC
SYNC
3 ： 1模式
QC
QA
SYNC
3 ： 2模式
QA
QC
SYNC
4 ： 1模式
QC
QA
SYNC
4： 3模式
QA
QC
SYNC
6 ： 1模式
QA
QC
SYNC
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