【CY299723.3 V ， 125 - MHz的多输出零延迟卜FF器特点■■■■■■■■■■■■表】,IC型号CY29972AXI,CY29972AXI PDF资料,CY29972AXI经销商,ic,电子元器件-51电子网

CY29972

3.3 V ， 125 - MHz的多输出零延迟

卜FF器

特点

■

表1.频率表

[1]

VC0_SEL FB_SEL2

FB_SEL1

FB_SEL0

VC0

12x

16x

20x

16x

24x

32x

40x

10x

12x

16x

20x

输出频率高达125 MHz

12时钟输出：频率可配置

350 PS最大。输出至输出扭曲

可配置的输出禁止

两个参考时钟输入动态切换

振荡器或晶体参考输入

扩频兼容

无干扰的输出时钟转换

3.3 V电源

与MPC972管脚兼容

工业温度范围： -40°C至+85°C

52引脚薄型四方扁平封装（ TQFP ）封装

框图

XIN

XOUT

VCO_SEL

PLL_EN

REF_SEL

TCLK0

TCLK1

TCLK_SEL

FB_IN

SYNC

FRZ

相

探测器

LPF

VCO

SYNC

FRZ

QA0

QA1

QA2

QA3

QB0

QB1

FB_SEL2

QB2

QB3

MR＃ / OE

POWER- ON

RESET

SELA(0,1)

SELB(0,1)

SELC(0,1)

FB_SEL(0,1)

SCLK

SDATA

INV_CLK

/4, /6, /8, /10

同步脉冲

数据发生器

/4, /6, /8, /12

/4, /6, /8, /10

/2, /4, /6, /8

SYNC

FRZ

QC0

QC1

SYNC

FRZ

SYNC

FRZ

SYNC

FRZ

QC2

QC3

Fb_out分别

SYNC

输出禁用

电路

记

1， X =参考输入频率200兆赫＆ LT ; F

VCO

＆ LT ; 480兆赫。

赛普拉斯半导体公司

文件编号： 38-07290牧师* D

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2011年6月3日

[+ ]反馈

CY29972

引脚配置................................................ .............. 3

引脚说明................................................ ................... 3

说明................................................. ....................... 5

无干扰的输出频率转换..................... 5

同步输出................................................ ..................... 6

电源管理................................................ .......... 7

绝对最大额定值............................................. 7

DC参数................................................ .................. 8

AC参数................................................ .................. 8

订购信息................................................ ........ 9

订购代码定义............................................. 9

封装图纸和尺寸................................. 10

与缩略语................................................. ....................... 11

文档约定................................................ 11

计量单位............................................... ........ 11

文档历史记录页............................................... .. 12

销售，解决方案和法律信息...................... 13

全球销售和设计支持....................... 13

产品................................................. ................... 13

的PSoC解决方案................................................ ......... 13

文件编号： 38-07290牧师* D

分页： 13 2

[+ ]反馈

CY29972

引脚配置

52 51 50 49 48 47 46 45 44 43 42 41 40

VSS

MR＃ / OE

SCLK

SDATA

FB_SEL2

PLL_EN

REF_SEL

TCLK_SEL

TCLK0

TCLK1

XIN

XOUT

VDD

VSS

QB0

VDDC

QB1

VSS

QB2

VDDC

QB3

FB_IN

VSS

Fb_out分别

VDDC

FB_SEL0

14 15 16 17 18 19 20 21 22 23 24 25 26

INV_CLK

VSS

QC3

VDDC

QC2

SELC1

SELC0

QC1

VDDC

QC0

VSS

SYNC

FB_SEL1

VCO_SEL

SELA0

SELA1

SELB0

SELB1

VDDC

QA0

QA1

QA2

QA3

VSS

CY29972

VSS

引脚说明

[2]

针

44, 46, 48, 50

32, 34, 36, 38

16, 18, 21, 23

名字

OUT

CLK0

CLK1

QA（ 3：0 ）

QB （3 ：0）

QC（ 3：0 ）

Fb_out分别

PWR

–

DDC

I / O

TYPE

–

描述

振荡器输入。

连接到晶体。

振荡器输出。

连接到晶体。

外部参考/测试时钟输入。

时钟输出。

SEE

表2

频率的选择。

时钟输出。

SEE

表2第5页

频率的选择。

时钟输出。

SEE

表2第5页

频率的选择。

反馈时钟输出。

连接到FB_IN正常运行。该

分频比这个输出是由FB_SEL （ 2 0 ）设置。看

表1页

在此输出旁路电容的延迟将控制输入参考/

银行输出的相位关系。

同步脉冲输出。

此输出用于系统

同步。输出脉冲的上升沿是同步的两

QA的上升沿（0： 3）和QC （0 ：3）的输出时钟，不论

选择的分频比。

频率选择输入。

这些输入选择的分频比

QA （0： 3）的输出。看

表2中。

频率选择输入。

这些输入选择的分频比

QB （ 0 ： 3 ）输出。看

表2中。

频率选择输入。

这些输入选择的分频比

QC （ 0 ： 3 ）输出。看

表2中。

SYNC

DDC

–

42, 43

40, 41

19, 20

SELA(1,0)

SELB(1,0)

SELC(1,0)

–

记

2.旁路电容（ 0.1 MF）应放置在尽可能靠近每个电源正极（ < 0.2“ ）。如果这些旁路电容不能靠近引脚，其

高频滤波特性将通过迹线的引线电感被取消

文件编号： 38-07290牧师* D

第13 3

[+ ]反馈

CY29972

引脚说明

[2]

针

5, 26, 27

名字

FB_SEL （2 ：0）

VCO_SEL

FB_IN

PLL_EN

REF_SEL

TCLK_SEL

MR＃ / OE

PWR

–

I / O

TYPE

描述

反馈选择输入。

这些输入选择的分频比

Fb_out分别输出。看

表1第1页。

VCO分频器选择输入。

当置为低电平时， VCO的输出被分割

2.通过设置为高电平时，分频器被旁路。看

表1第1页。

反馈时钟输入。

连接到Fb_out分别用于访问的PLL 。

PLL使能输入。

当置为高电平， PLL使能;当低，

PLL被旁路。

参考选择输入。

当高，晶体振荡器选择;

当低电平时，TCLK （0,1）是参考时钟。

TCLK选择输入。

当低， TCLK0选择和HIGH的时候

TCLK1选择。

主复位/输出使能输入。

当置为低电平，复位所有的

内部触发器，并禁止所有的输出。当拉

高，释放内部触发器的复位，使所有的

输出。

反转时钟输入。

设置为高电平时， QC （ 2,3 ）输出翻转。

当设定为低时，逆变器被旁路。

串行时钟输入。

时钟数据在SDATA到内部寄存器中。

串行数据输入。

输入数据被计时到内部寄存器，以

启用/禁用单个输出。这提供了电源的灵活性

管理。

3.3 V电源输出时钟缓冲器。

3.3 V电源的PLL 。

共同点。

INV_CLK

CLK

数据

DDC

–

17, 22, 28,

33,37, 45, 49

1, 15, 24, 30,

35, 39, 47, 51

–

文件编号： 38-07290牧师* D

第13 4

[+ ]反馈

CY29972

描述

该CY29972集成了一个锁相环，提供低偏移和

低抖动时钟输出的高性能微处理器。

四路输出，有独立的三个独立的银行

PLL反馈输出（ Fb_out分别）提供出色的灵活性

可能的输出配置。该PLL可以确保稳定

操作考虑到在V

被配置为在200上运行

兆赫和480兆赫。这允许一个宽范围的输出的

频率高达to125兆赫。

相位检测器输入的参考时钟进行比较的

外部反馈输入。正常工作时，所述外部

反馈输入端（ FB_IN ）是连接到所述反馈输出

（ Fb_out分别）。内部V

在输入端的倍数时运行

基准时钟由FB_SEL设定（0 ：2）和VCO_SEL选择输入

（请参阅频率表）。在V

频率再除以

提供所需要的输出频率。这些分压器设置

通过SELA （0,1）， SELB （0,1）， SELC （0,1）选择输入（见

下面的表）。对于有些情况是在V

需要在运行

相对低的频率，因此可能不会稳定，断言

VCO_SEL由低2.这样可保持分裂的VCO频率

所需要的输出的关系，但提供了一个增强的PLL

锁定范围。

VCO_SEL

SELA1

SELA0

VCO/8

VCO/12

VCO/16

VCO/24

VCO/4

VCO/6

VCO/8

VCO/12

SELB1

该CY29972还能够提供反向输出时钟。

当INV_CLK被置为高电平， QC2和QC3输出时钟

被反转。这些时钟可以被用作反馈输出到

该CY29972或第二个PLL器件产生早期或晚期

钟为一个具体的设计。这个倒置不影响

输出到输出偏斜。

无干扰的输出频率转换

习惯上，当输出缓冲器具有自己的内部计数器

改变“上飞”，它们的输出时钟周期将：

1.包含短期或“侏儒”个时钟周期。这些时钟周期

在该周期（ S）的短周期比任老

或新的频率，以该周期正在转变。

2.含有拉伸时钟周期。这些是在时钟周期

其中周期（S ）是在较长的时间比任何旧的或

到的周期被转换的新频率。

此设备具体包括逻辑，以保证侏儒和

拉伸时钟脉冲不发生，如果的设备逻辑电平

以下任何一种或所有引脚变为“动态”，而这是

操作：拉美经济体系， SELB ， SELC和VCO_SEL 。

SELB0

VCO/8

VCO/12

VCO/16

VCO/20

VCO/4

VCO/6

VCO/8

VCO/10

SELC1

SELC0

VCO/4

VCO/8

VCO/12

VCO/16

VCO/2

VCO/4

VCO/6

VCO/8

文件编号： 38-07290牧师* D

第13个5

[+ ]反馈

CY29972

3.3V ， 125 MHz的多输出零延迟缓冲器

特点

输出频率高达125 MHz

12个时钟输出：频率可配置

350 PS最大。输出至输出扭曲

可配置的输出禁止

两个参考时钟输入动态切换

振荡器或晶体参考输入

扩频兼容

无干扰的输出时钟转换

3.3V电源

与MPC972引脚兼容

工业级温度范围： -40 ° C至+ 85°C

52引脚TQFP封装

表1.频率表

[1]

VC0_SEL FB_SEL2

FB_SEL1

FB_SEL0

VC0

12x

16x

20x

16x

24x

32x

40x

10x

12x

16x

20x

注意：

1， X =参考输入频率200兆赫＆ LT ; F

VCO

＆ LT ; 480兆赫。

框图

XIN

XOUT

VCO_SEL

PLL_EN

REF_SEL

TCLK0

TCLK1

TCLK_SEL

FB_IN

SYNC

FRZ

相

探测器

LPF

VCO

SYNC

FRZ

QA0

QA1

QA2

QA3

QB0

QB1

FB_SEL2

QB2

QB3

引脚配置

52 51 50 49 48 47 46 45 44 43 42 41 40

VSS

MR＃ / OE

SCLK

SDATA

FB_SEL2

PLL_EN

REF_SEL

TCLK_SEL

TCLK0

TCLK1

XIN

XOUT

VDD

VSS

QB0

VDDC

QB1

VSS

QB2

VDDC

QB3

FB_IN

VSS

Fb_out分别

VDDC

FB_SEL0

VCO_SEL

SELA0

SELA1

SELB0

SELB1

VDDC

QA0

QA1

QA2

QA3

VSS

CY29972

VSS

MR＃ / OE

POWER- ON

RESET

SELA(0,1)

SELB(0,1)

SELC(0,1)

FB_SEL(0,1)

SCLK

SDATA

INV_CLK

输出禁用

电路

/4, /6, /8, /10

同步脉冲

数据发生器

/4, /6, /8, /12

/4, /6, /8, /10

/2, /4, /6, /8

SYNC

FRZ

QC0

QC1

14 15 16 17 18 19 20 21 22 23 24 25 26

INV_CLK

VSS

QC3

VDDC

QC2

SELC1

SELC0

QC1

VDDC

QC0

VSS

SYNC

FB_SEL1

SYNC

FRZ

SYNC

FRZ

SYNC

FRZ

QC2

QC3

Fb_out分别

SYNC

赛普拉斯半导体公司

文件编号： 38-07290牧师* C

3901北一街

圣荷西

CA 95134

408-943-2600

修订后的2005年10月28日

CY29972

引脚说明

[2]

针

44, 46, 48, 50

32, 34, 36, 38

16, 18, 21, 23

名字

OUT

CLK0

CLK1

QA（ 3：0 ）

QB （3 ：0）

QC（ 3：0 ）

Fb_out分别

DDC

PWR

I / O

TYPE

描述

振荡器输入。

连接到晶体。

振荡器输出。

连接到晶体。

外部参考/测试时钟输入。

时钟输出。

SEE

表2

频率的选择。

时钟输出。

SEE

表2

在频率选择第3页。

时钟输出。

SEE

表2

在频率选择第3页。

反馈时钟输出。

连接到FB_IN正常运行。

的分压比为这个输出是由FB_SEL （ 2 0）置位。看

表1

第1页。这个产量将控制输入旁路电容延迟上

参考/输出银行的相位关系。

同步脉冲输出。

此输出用于系统

同步。输出脉冲的上升沿与同步

QA的两个上升沿（0： 3）和QC （0： 3）的输出时钟

不论分频比的选择。

频率选择输入。

这些输入选择的分频比

QA （0： 3）的输出。看

表2中。

频率选择输入。

这些输入选择的分频比

QB （ 0 ： 3 ）输出。看

表2中。

频率选择输入。

这些输入选择的分频比

QC （ 0 ： 3 ）输出。看

表2中。

反馈选择输入。

这些输入选择的分频比

Fb_out分别输出。看

表1

在第1页。

VCO分频器选择输入。

当设定为低时， VCO的输出是

除以2当设置高，除法器被旁路。看

表1

在第1页。

反馈时钟输入。

连接到Fb_out分别用于访问的PLL 。

PLL使能输入。

当置为高电平， PLL使能;当

低时， PLL被旁路。

参考选择输入。

当高，晶体振荡器

选择;当低电平时，TCLK （0,1）是参考时钟。

TCLK选择输入。

当低， TCLK0选择和HIGH的时候

TCLK1选择。

主复位/输出使能输入。

当置为低电平，复位

所有的内部触发器，并禁止所有的输出。当

拉高，释放内部触发器从复位，使所有

的输出。

反转时钟输入。

当设置为高， QC （ 2,3）输出

反转。当设定为低时，逆变器被旁路。

串行时钟输入。

时钟数据在SDATA到内部寄存器中。

串行数据输入。

输入数据被计时到内部寄存器，以

启用/禁用单个输出。这提供了电源的灵活性

管理。

3.3V电源的输出时钟缓冲器。

3.3V电源的PLL 。

共同点。

SYNC

DDC

42, 43

40, 41

19, 20

5, 26, 27

SELA(1,0)

SELB(1,0)

SELC(1,0)

FB_SEL （2 ：0）

VCO_SEL

FB_IN

PLL_EN

REF_SEL

TCLK_SEL

MR＃ / OE

INV_CLK

CLK

数据

17, 22, 28,

33,37, 45, 49

1, 15, 24, 30,

35, 39, 47, 51

DDC

注意：

2.旁路电容（ 0.1 MF）应放置在尽可能靠近每个电源正极（ < 0.2“ ）。如果这些旁路电容不能靠近引脚，其

高频滤波特性将通过迹线的引线电感被取消。

文件编号： 38-07290牧师* C

第2页8

CY29972

描述

该CY29972集成了一个锁相环，提供低偏移

和用于高性能微处理器的低抖动时钟输出

处理机。四个输出和三个独立的银行

独立的PLL反馈输出（ Fb_out分别）为例外

tional灵活性，可能的输出配置。该PLL是

鉴于V保证了平稳运行

被配置成

200 MHz和480 MHz之间的运行。这允许一个宽范围

输出频率高达to125兆赫。

相位检测器输入的参考时钟进行比较的

外部反馈输入。正常工作时，所述外部

反馈输入端（ FB_IN ）是连接到所述反馈输出

（ Fb_out分别）。内部V

在输入端的倍数时运行

基准时钟由FB_SEL设定（0 ：2）和VCO_SEL选择

输入（请参阅频率表）。在V

频率再

分，以提供所需的输出频率。这些

分压器由SELA （0,1）， SELB （0,1）， SELC置（0,1）中选择

输入（见

表2

下文）。对于有些情况是在V

需求

以在比较低的频率下运行，因此可能不

稳定，断言VCO_SEL低通过划分VCO频率

2.这将保持所需的输出关系，而是将

提供增强的PLL锁定范围。

该CY29972也能够提供反向输出的

时钟。当INV_CLK被置为高电平， QC2和QC3

输出时钟翻转。这些时钟可以被用作

反馈输出到CY29972或第二锁相环装置

产生早期或晚期的时钟一个特定的设计。这

反转不影响输出到输出偏斜。

无干扰的输出频率转换

习惯上，当输出缓冲器具有自己的内部计数器

改变“上飞”，它们的输出时钟周期将：

1.包含短期或“侏儒”个时钟周期。这些时钟周期

在该周期（ S）的短周期比任一

旧的或新的频率，其周期为跃迁

tioned 。

2.含有拉伸时钟周期。这些是在时钟周期

该周期（ S）的较长的周期比任老

或新的频率，以该周期为跃迁

tioned 。

此设备具体包括逻辑，以保证侏儒

和拉伸的时钟脉冲不发生，如果所述装置的逻辑

对下列任何或所有引脚电平变化“对飞”

而它的操作：拉美经济体系， SELB ， SELC和VCO_SEL 。

表2中。

VCO_SEL

SELA1

SELA0

VCO/8

VCO/12

VCO/16

VCO/24

VCO/4

VCO/6

VCO/8

VCO/12

SELB1

SELB0

VCO/8

VCO/12

VCO/16

VCO/20

VCO/4

VCO/6

VCO/8

VCO/10

SELC1

SELC0

VCO/4

VCO/8

VCO/12

VCO/16

VCO/2

VCO/4

VCO/6

VCO/8

文件编号： 38-07290牧师* C

第3页8

CY29972

同步输出

在情况下，输出频率的关系都没有

彼此的整数倍时，SYNC输出提供一个

信号系统同步。该CY29972监控

在QA和QC输出时钟之间的关系。它提供

低电平向脉冲，在时间的一个周期，一个周期前的

重合上涨的QA和QC输出的边缘。该

VCO

1 ： 1模式

SYNC

2 ： 1模式

SYNC

3 ： 1模式

SYNC

3 ： 2模式

SYNC

4 ： 1模式

SYNC

4： 3模式

SYNC

6 ： 1模式

SYNC

持续时间和脉冲的放置取决于较高

在QA和QC的输出频率。下面的时间

图说明了各种波形的同步输出。

需要注意的是SYNC输出定义为所有可能的组合

的QA和QC输出系统蒸发散，即使在一些关系

船只的较低频率的时钟可以被用作同步的

日进信号。

图1.时序图

文件编号： 38-07290牧师* C

第4页8

CY29972

电源管理

各个输出使能/冻结CY29972控制

允许用户执行独特的电源管理

计划到设计中。输出被停止在逻辑

“0”状态时的冻结控制位被激活。串行

输入寄存器包含一个可编程的冻结使能位

12的14个输出时钟。该QC0和Fb_out分别输出可

不能与串口冻结，这避免了任何潜在的锁

最多的情况应该的错误发生在串行加载

数据。当一个逻辑“0”编程的输出被冷冻并

当逻辑“ 1”写入启用。使能和冷冻

各个输出的工作是在这样一种方式，以消除

部分“侏儒”时钟的可能性。

串行输入寄存器是通过SDATA编程

可以通过写“0”输入启动位后跟随12 NRZ冻结

使能位。每个SDATA位的时间等于周期

自由运行SCLK信号。该SDATA被采样

个SCLK上升沿。

开始

位

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11

D0 - D3是控制位QA0 - QA3 ，分别

D4 - D7是控制位QB0 - QB3 ，分别

D8 - D10是控制位QC1 - QC3 ，分别

D11是控制位SYNC

图2中。

表3.建议的晶振参数

参数

ESR

特征

频率容差

频率温度稳定性

老化

负载电容

有效串联电阻（ ESR）的

分钟。

–

典型值。

–

马克斯。

±100

–

单位

PPM

PPM /年

欧

注3

-10至+ 60 ℃）的

[3]

（前3年@ 25°C ）

[3]

晶振的额定负载。

[3]

注4

条件

绝对最大额定值

[5]

最大输入电压相对于V

: .............. V

– 0.3V

最大输入电压相对于V

: ............... V

+ 0.3V

存储温度： ................................. -65° C至+ 150°C

工作温度： ............... -40 ° C至+ 85°C

最高的ESD保护............................................... 。 2kV的

最大电源： .............................................. 5.5V ...

最大输入电流： ± ............................................. 20毫安

该器件包含电路，以保护输入对

损坏，由于高静电压或电场;不过，

应采取预防措施，以避免应用程序的任何

电压大于最大额定电压至该电路更高。

为了正常工作，V

和V

OUT

应限制在

的范围内

＆ LT ; （V

或V

OUT

）＆ LT ; V

DD .

未使用的输入必须始终绑

到一个适当的逻辑电压电平（或V

或V

注意：

3.为了获得最佳性能，并从该装置精确的频率，建议，但不是强制性的，所选用的晶振达到或超过这些规范。

4.较大的值可能会导致该设备具有振荡器起振问题。

多个电源：

对任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源排序不是必需的。

文件编号： 38-07290牧师* C

第5页8