CY29949
2.5V或3.3V 200MHz的1:15
时钟分配缓冲器
特点
■
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■
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■
■
描述
该CY29949是一个低电压200 MHz的时钟分配
缓冲的能力，选择差分LVPECL
或LVCMOS / LVTTL兼容的输入时钟。这些时钟
源被用于提供测试时钟和主系统
时钟。所有其他的控制输入是LVCMOS / LVTTL
兼容。 15个输出LVCMOS或LVTTL兼容
可驱动50Ω串联或并联端接传输
线。对于串联端接的传输线，每个输出
可驱动一个或两个痕迹给装置的有效
扇出1:30 。
该CY29949能够生成1X和1 / 2X信号
从1X来源。生成和重新定时，这些信号
在内部，保证了1X和1 / 2X之间的最小偏差
信号。 SEL （ A：D ）输入允许选择比例灵活性
的1X TO1 / 2X输出。
该CY29949输出也可以是经由三态
MR / OE ＃输入。当MR / OE ＃被置高，它重置
内部触发器和三态输出。
2.5V或3.3V操作
200 - MHz时钟支持
LVPECL或LVCMOS / LVTTL时钟输入
LVCMOS / LVTTL兼容输出
15时钟输出：驱动多达30时钟线
1X和1 / 2X配置输出
输出三态控制
350 ps的最大输出至输出偏斜
引脚与MPC949 ， MPC9449兼容
可在商用和工业温度范围
52引脚TQFP封装
逻辑框图
TCLK_SEL
0
1
0
1
R
1
2
PECL_CLK
PECL_CLK ＃
PECL_SEL
DSELA
0
1
2
QA （0： 1）
1
R
2
0
1
3
QB （0 ：2）的
DSELB
1
R
2
0
1
4
qc的（0： 3）
DSELC
1
R 2
0
1
6
量子点（0： 5）
DSELD
MR / OE ＃
赛普拉斯半导体公司
文件编号： 38-07289牧师* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年10月22日
[+ ]反馈
CY29949
引脚配置
图1.引脚图 - CY29949
NC
VDDC
QB2
VSS
QB1
VDDC
QB0
VSS
VSS
QA1
VDDC
QA0
VSS
52 51 50 49 48 47 46 45 44 43 42 41 40
MR / OE ＃
TCLK_SEL
VDD
TCLK0
TCLK1
PECL_CLK
PECL_CLK ＃
PCLK_SEL
DSELA
DSELB
DSELC
DSELD
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
39
38
37
36
35
34
33
32
31
30
29
28
27
NC
VSS
QC0
VDDC
QC1
VSS
QC2
VDDC
QC3
VSS
VSS
QD5
NC
CY29949
14 15 16 17 18 19 20 21 22 23 24 25 26
NC
VDDC
QD4
VSS
QD3
VDDC
QD2
VSS
QD1
VDDC
QD0
VSS
NC
引脚说明
针
6
7
4, 5
49, 51
42, 44, 46
31, 33, 35, 37
9, 10, 11, 12
2
8
1
名字
PECL_CLK
PECL_CLK ＃
TCLK(0,1)
QA(1,0)
QB （2 ：0）
QC（ 3：0 ）
DSEL （ A：D ）
TCLK_SEL
PCLK_SEL
MR / OE ＃
VDDC
VDDC
VDDC
VDDC
PWR
I / O
[1]
我， PD
PECL输入时钟
我， PU
PECL输入时钟
我， PU
外部参考/测试时钟输入
O
O
O
O
时钟输出
时钟输出
时钟输出
时钟输出
描述
16 ， 18 ， 20 ， 22 ， 24 ， 28 QD （ 5 ： 0 ）
我， PD
分频比选择输入。
高时，选择
÷2
输入分频器。当低，
SELECTS
÷1
输入分频器。
我， PD
TCLK选择输入。
当低， TCLK0时钟选择时
高TCLK1选择。
我， PD
PECL选择输入。
当HIGH ， PECL时钟选择和LOW时，
TCLK （0,1 ）被选择
我， PD
输出使能输入。
当低电平时，输出使能，
当置为高电平，内部触发器复位并输出
三态。如果一个以上的组被使用在/ 2模式时，一个复位必须
执行上电后（MR / OE ＃高电平） ，以确保所有的
内部触发器被设置为相同的状态。
2.5V或3.3V电源的输出时钟缓冲器
2.5V或3.3V电源
共同点
17, 21, 25, 32, 36,
41, 45, 50
3
13, 15, 19, 23, 29,
30, 34, 38, 43, 47,
48, 52
14, 26, 27, 39, 40,
VDDC
VDD
VSS
NC
没有连接
记
1， PD =内部下拉， PU =内部上拉电阻。
文件编号： 38-07289牧师* E
第2 7
[+ ]反馈
CY29949
最大额定值
[2]
最大输入电压相对于V
SS
:............. V
SS
– 0.3V
最大输入电压相对于V
DD
:............. V
DD
+ 0.3V
存储温度： ................................ -65° C至+ 150°C
工作温度： ................................ -40 ° C至+ 85°C
最大的ESD保护.............................................. 2 KV
最大电源： .............................................. 5.5V ..
最大输入电流： ± ............................................ 20毫安
该器件包含电路，以保护输入对
损坏，由于高静电压或电场;不过，
必须采取预防措施，以避免应用程序的任何电压
大于最大额定电压至该电路更高。为了正确
操作时， V
in
和V
OUT
应被约束的范围内
V
SS
＆ LT ; （V
in
或V
OUT
） ＆ LT ; V
DD
未使用的输入必须始终连接到一个适当的逻辑
电压电平（或V
SS
或V
DD
).
DC参数
(V
DD
= V
DDC
= 3.3V ± 10％或2.5V ±5％，在规定的温度范围）
参数
V
IL
描述
输入低电压
条件
V
DD
= 3.3V ， PECL_CLK单端
V
DD
= 2.5V ， PECL_CLK单端
所有其它输入
V
IH
输入高电压
V
DD
= 3.3V ， PECL_CLK单端
V
DD
= 2.5V ， PECL_CLK单端
所有其它输入
I
IL
I
IH
V
PP
V
CMR
V
OL
V
OH
I
DDQ
I
DD
输入低电平电流
[3]
输入高电流
[3]
峰 - 峰值输入电压
PECL_CLK
共模范围
[4]
PECL_CLK
输出低电压
[5]
输出高电压
[5]
静态电源电流
动态电源电流
V
DD
= 3.3V ，输出频率为100 MHz ，
CL = 30 pF的
V
DD
= 3.3V ，输出在160 MHz时，
CL = 30 pF的
V
DD
= 2.5V时，输出频率为100MHz ，
CL = 30 pF的
V
DD
= 2.5V ，输出在160 MHz时，
CL = 30 pF的
ZOUT
C
in
输出阻抗
输入电容
V
DD
= 3.3V
V
DD
= 2.5V
V
DD
= 3.3V
V
DD
= 2.5V
I
OL
= 20毫安
I
OH
= -20毫安，V
DD
= 3.3V
I
OH
= -20毫安，V
DD
= 2.5V
民
1.49
1.10
V
SS
2.135
1.75
2.0
–
–
300
V
DD
– 2.0
V
DD
– 1.2
–
2.5
1.8
–
–
–
–
–
12
14
–
5
200
330
140
235
15
18
4
典型值
–
–
–
–
–
–
–
–
–
–
–
–
–
最大
1.825
1.45
0.8
2.42
2.0
V
DD
–100
100
1000
V
DD
– 0.6
V
DD
– 0.6
0.4
–
–
7
–
–
–
–
18
22
–
pF
Ω
mA
mA
V
V
mV
V
A
V
单位
V
笔记
2.多个耗材：在任何输入或I / O引脚上的电压不能超过上电时的电源引脚。电源排序不是必需的。
3.输入有上拉/下拉电阻的影响输入电流。
4. V
CMR
从差分输入信号的最正侧的差。当“高”输入是V内获得正常操作
CMR
范围和输入在于内伏
PP
特定连接的阳离子。
5.驾驶串联或并联端接50Ω （或50Ω到V
DD
/ 2）的传输线。
文件编号： 38-07289牧师* E
第3页7
[+ ]反馈
CY29949
AC参数
(V
DD
= V
DDC
= 3.3V ± 10％或2.5V ±5％，在规定的温度范围）
[6]
参数
FMAX
tPD的
描述
输入频率
[7]
PECL_CLK到Q
TCLK到Q
延迟
[7]
[7]
条件
V
DD
= 3.3V
V
DD
= 2.5V
V
DD
= 3.3V
V
DD
= 2.5V
测量VDD / 2
民
–
–
4.0
4.2
6.0
6.2
45
2
2
–
典型值
–
–
–
–
–
–
–
–
–
250
1.5
2.0
–
–
最大
200
170
8.6
10.5
10.6
10.5
55
10
10
350
2.75
4.0
1.0
1.3
单位
兆赫
ns
延迟
[7]
PECL_CLK到Q延迟
TCLK到Q延迟
[7]
FoutDC
tpZL ， tpZH
tpLZ ， tpHZ
TSKEW
Tskew （页）
TR / TF
输出占空比
[7, 8]
%
ns
ns
ps
ns
ns
输出使能时间（所有输出）
输出禁止时间（所有输出）
输出至输出
SKEW
[7, 9]
[10]
部分到部分斜
PECL_CLK到Q
TCLK到Q
0.8V至2.0V ，
V
DD
= 3.3V
0.6V至1.8V ，
V
DD
= 2.5V
–
–
0.10
0.10
输出时钟的上升/下降时间
[9]
对于V图2. LVCMOS_CLK CY29949测试参考
CC
= 3.3V和V
CC
= 2.5V
CY29949 DUT
脉冲
发电机
Z = 50欧姆
ZO = 50欧姆
R
T
= 50欧姆
ZO = 50欧姆
R
T
= 50欧姆
VTT
VTT
对于V图3. PECL_CLK CY29949测试参考
CC
= 3.3V和V
CC
= 2.5V
ZO = 50欧姆
迪FF erential
脉冲
发电机
Z = 50欧姆
CY29949 DUT
ZO = 50欧姆
ZO = 50欧姆
R
T
= 50欧姆
R
T
= 50欧姆
VTT
VTT
笔记
6.参数由设计和特性保证。不是100 ％生产测试。与负载输出指定的所有参数。
7.输出驱动50Ω的传输线。
8. 50％的输入的占空比。
9.见
图2
和
网络连接gure 3 。
10.第一部分到第二部分斜交在给定的温度和电压。
文件编号： 38-07289牧师* E
第4 7
[+ ]反馈
CY29949
图4.传输延迟（ TPD ）测试参考
PECL_CLK
PECL_CLK
V
PP
V
CMR
VCC
Q
VCC / 2
t
PD
GND
图5. LVCMOS传播延迟（ TPD ）测试参考
LVCMOS_CLK
VCC
VCC / 2
GND
VCC
Q
VCC / 2
t
PD
GND
图6.输出占空比（ FoutDC ）
VCC
t
P
T0
VCC / 2
GND
DC = TP / T0 ×100％
图7.输出至输出偏斜TSK （ 0 ）
VCC
VCC / 2
GND
VCC
VCC / 2
t
SK(0)
GND
文件编号： 38-07289牧师* E
第5页第7
[+ ]反馈
QQ：2881677436 复制
