CY29775
2.5V或3.3V ， 200兆赫， 14个输出零
延迟缓冲器
特点
■
■
■
■
■
■
■
■
■
■
■
■
■
描述
该CY29775是一款低电压高性能的200 MHz的
基于PLL的设计用于高速时钟的零延迟缓冲器
分发应用。
该CY29775有两个参考时钟输入，并提供
14输出分区中， 3家银行的5和4个输出。 A银行
而B银行划分压控振荡器的输出由4个或8 ，而C银行分歧
由8个或12％ SEL （A ：C ）的设置，请参见
功能表（银行A ，
B和C ），第4页。
这些分频器，允许输出输入比
6 ：1,4 ：1,3 ：1,2 ：1,3 ： 2,4： 3,1： 1和2：3 。每个LVCMOS
兼容输出可驱动50Ω串联或并联终止
传输线。串联端接传输线，
每个输出可驱动一个或两个痕迹给装置的
的1:28有效的扇出。
PLL被确保稳定因为VCO的构成为
在200兆赫到500兆赫运行。这允许一个宽范围的
输出频率从8.3 MHz到200 MHz的。对于正常
操作时，外部反馈输入， FB_IN ，被连接到
所述反馈输出， Fb_out分别。内部VCO的运行速度
输入参考时钟周期的倍数由反馈分频器设定
SEE
第4页的频率表。
当PLL_EN为低时， PLL被旁路和参考时钟
直接送入输出分频器。这个模式是完全静态的和
最小输入时钟频率规范并不适用。
输出频率范围： 8.3 MHz到200 MHz的
输入频率范围： 4.2 MHz到125 MHz的
2.5V或3.3V操作
拆分2.5V / 3.3V输出
14时钟输出：驱动多达28时钟线
1反馈时钟输出
2 LVCMOS的参考时钟输入
150 ps的最大输出，输出偏斜
PLL旁路模式
流传意识到
输出使能/禁用
工业温度范围： -40 ° C至+ 85°C
52引脚1.0毫米TQFP封装
框图
V C 0 _性S E L（ 1 ， 0 ）
P LL_E
TCLK_SEL
T C LK 0
TC LK1
F B _IN
PLL
200 -
5 0 0M ^ h
÷
2
÷4
÷
2 /
÷
4
LK
停止
性S E LA
÷2
/
÷4
LK
停止
Q A0
Q A1
Q A2
Q A3
Q A4
QB0
QB1
Q B2
Q B3
QB4
QC0
QC1
QC2
QC3
性S E LB
÷4
/
÷6
LK
停止
SELC
LK _S T P上＃
÷4
/
÷6
/
÷
8 /
÷
12
F B _O ü牛逼
F B _S L（ 1,0 ）
M R ＃ / O ê
赛普拉斯半导体公司
文件编号： 38-07480修订版**
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年12月19日
[+ ]反馈
CY29775
引脚配置
图1.引脚图 - 52引脚1.0毫米TQFP封装
VCO_SEL0
QC1
VDDQC
VSS
QC3
VDDQC
VDDQB
NC
52 51 50 49 48 47 46 45 44 43 42 41 40
V SS
MR＃ / OE
CLK_STP ＃
SELB
SELC
PLL_EN
拉美经济体系
TCLK_SEL
TCLK0
TCLK1
V CO_SEL1
V DD
A V DD
1
2
3
4
5
6
7
8
9
10
11
12
13
39
38
37
36
35
34
33
32
31
30
29
28
27
V SS
QB1
V DDQB
QB2
V SS
QB3
V DDQB
QB4
FB_IN
V SS
Fb_out分别
V DDFB
NC
14 15 16 17 18 19 20 21 22 23 24 25 26
FB_SEL0
QA4
AVSS
QA3
VDDQA
FB_SEL1
VSS
QA1
VDDQA
QA2
QA0
VSS
VDDQA
表1.引脚定义 - 52引脚1.0毫米TQFP封装
针
[1]
9
10
16, 18, 21,
23, 25
32, 34, 36,
38, 40
44, 46, 48,
50
29
31
名字
TCLK0
TCLK1
QA（ 4：0 ）
QB （4 ：0）
QC（ 3：0 ）
Fb_out分别
FB_IN
IO
我， PD
我， PU
O
O
O
O
我， PU
TYPE
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
描述
LVCMOS / LVTTL参考时钟输入
LVCMOS / LVTTL参考时钟输入
时钟输出A银行
时钟输出组B
时钟输出C银行
反馈时钟输出。
连接到FB_IN正常运行。
反馈时钟输入。
连接到Fb_out分别为正常运行。
这个输入必须在相同的电压轨作为输入参考时钟。
SEE
表2
第4页。
输出使能/禁止输入。
SEE
表3
第4页。
时钟停止启用/禁用输入。
SEE
表3
第4页。
PLL使能/禁止输入。
SEE
表3
第4页。
参考选择输入。
SEE
表3
第4页。
VCO分频器选择输入。
SEE
表3,4和5 。
频率选择输入，银行（ A：C ） 。
SEE
表4
第4页。
反馈分频器选择输入。
SEE
表5
第5页。
2.5V或3.3V电源对银行A输出时钟
[2,3]
2.5V或3.3V电源对银行B输出时钟
[2,3]
QC0
VSS
CY29775
QC2
VSS
QB0
2
3
6
8
11, 52
7, 4, 5
20, 14
17, 22, 26
33, 37, 41
MR＃ / OE
CLK_STP ＃
PLL_EN
TCLK_SEL
VCO_SEL(1,0)
SEL （ A：C ）
FB_SEL(1,0)
VDDQA
VDDQB
我， PU
我， PU
我， PU
我， PD
我， PD
我， PD
我， PD
供应
供应
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
VDD
VDD
笔记
1. PU =内部上拉， PD =内部下拉
2.一个0.1μF的旁路电容必须放置在尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚的高
频率滤波特性是由迹线的引线电感取消。
3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQA ， VDDQB ， VDDQC和VDDFB电源的更高
销。
文件编号： 38-07480修订版**
第11 2
[+ ]反馈
CY29775
表1.引脚定义 - 52引脚1.0毫米TQFP封装（续）
针
[1]
45, 49
28
13
12
15
1, 19, 24,
30, 35, 39,
43, 47, 51
27, 42
名字
VDDQC
VDDFB
AVDD
VDD
AVSS
VSS
IO
供应
供应
供应
供应
供应
供应
TYPE
VDD
VDD
VDD
VDD
地
地
描述
2.5V或3.3V电源对银行C的输出时钟
[2,3]
2.5V或3.3V的电源反馈输出时钟
[2,3]
2.5V或3.3V的电源PLL
[2,3]
2.5V或3.3V的电源供应核心和投入
[2,3]
模拟地
共同点
NC
无连接
文件编号： 38-07480修订版**
第11 3
[+ ]反馈
CY29775
表2.频率表
反馈输出
分频器
÷8
÷12
÷16
÷24
÷32
÷48
÷4
÷6
÷8
÷12
VCO
输入时钟* 8
输入时钟* 12
输入时钟* 16
输入时钟* 24
输入时钟* 32
输入时钟* 48
输入时钟* 4
输入时钟* 6
输入时钟* 8
输入时钟* 12
输入频率范围
（ AVDD = 3.3V ）
25 MHz至62.5 MHz的
16.6 MHz至41.6 MHz的
12.5 MHz至31.25 MHz的
8.3 MHz到20.8 MHz的
6.25 MHz到15.625 MHz的
4.2 MHz到10.4 MHz的
50兆赫至125兆赫
33.3 MHz至83.3 MHz的
25 MHz至62.5 MHz的
16.6 MHz至41.6 MHz的
输入频率范围
（ AVDD = 2.5V ）
25 MHz到50 MHz的
16.6 MHz至33.3 MHz的
12.5 MHz到25 MHz的
8.3 MHz到16.6 MHz的
6.25 MHz到12.5 MHz的
4.2 MHz至8.3 MHz的
50兆赫至100兆赫
33.3 MHz至66.6 MHz的
25 MHz到50 MHz的
16.6 MHz至33.3 MHz的
表3.函数表（配置控制）
控制
TCLK_SEL
VCO_SEL0
VCO_SEL1
PLL_EN
MR＃ / OE
默认
0
0
0
1
1
0
TCLK0
压控振荡器÷ 2（中输入频率范围）
通过VCO_SEL0门
1
TCLK1
压控振荡器÷4 （低输入频率范围）
压控振荡器（高输入频率范围）
旁路模式下， PLL禁用。输入时钟使能连接的PLL 。 VCO的输出所连接
到输出分频器
到输出分频器
输出禁用（三态）并且该设备的复位。
在上电复位/输出禁止PLL反馈回路
开放，并在其最低频率运行的VCO 。
该设备是由上电复位内部电源复位
在上电（ POR ）电路。
在低温状态下禁用QA ， QB ， QC和输出。
Fb_out分别不受CLK_STP ＃ 。
输出启用
CLK_STP ＃
1
输出启用
表4.函数表（银行A ，B和C）
VCO_SEL1
0
0
0
0
1
1
VCO_SEL0
0
0
1
1
x
x
拉美经济体系
0
1
0
1
0
1
QA（ 4：0 ）
÷4
÷8
÷8
÷16
÷2
÷4
SELB
0
1
0
1
0
1
QB （4 ：0）
÷4
÷8
÷8
÷16
÷2
÷4
SELC
0
1
0
1
0
1
QC（ 3：0 ）
÷8
÷12
÷16
÷24
÷4
÷6
文件编号： 38-07480修订版**
第11 4
[+ ]反馈
QQ：2880707522 复制
