【774CY297742.5V或3.3V ， 125兆赫， 14输出零延迟缓冲器特点输出频率范围： 8】,IC型号CY29774AIT,CY29774AIT PDF资料,CY29774AIT经销商,ic,电子元器件-51电子网

774

CY29774

2.5V或3.3V ， 125兆赫， 14输出零延迟缓冲器

特点

输出频率范围： 8.3 MHz到125 MHz的

输入频率范围： 4.2 MHz到62.5 MHz的

2.5V或3.3V操作

拆分2.5V / 3.3V输出

14时钟输出：驱动多达28时钟线

1反馈时钟输出

2 LVCMOS的参考时钟输入

150 ps的最大输出，输出偏斜

PLL旁路模式

流传意识到

输出使能/禁用

引脚兼容MPC9774

工业温度范围： -40 ° C至+ 85°C

52引脚1.0毫米TQFP封装

该CY29774有两个参考时钟输入和亲

国际志愿组织14产出， 3家银行的5和4个输出分区。

A银行和B银行划分压控振荡器的输出由4个或8 ，而银行

除以8或12％ SEL （A ：C ）的设置，请参见

实用

表。

这些分频器允许输出到的6个输入的比率：1， 4：1，

3 ：1,2 ：1,3 ： 2,4： 3,1： 1和2：3 。每个LVCMOS输出兼容

放可驱动50Ω串联或并联端接传输

线。对于串联端接的传输线，每个输出

可驱动一个或两个痕迹给装置的有效

扇出的1:28 。

PLL被确保稳定因为VCO的构成为

在200兆赫到500兆赫运行。这允许一个宽范围

从8.3兆赫到125兆赫的输出频率。对于正常

操作时，外部反馈输入， FB_IN ，被连接到

所述反馈输出， Fb_out分别。内部VCO的运行速度

输入的参考时钟由反馈设定的倍数二

vider ，看

频率表。

当PLL_EN为低时， PLL被旁路和参考

时钟直接提供输出分频器。这个模式是完全静态的

和最小的输入时钟频率指定不

适用。

描述

该CY29774是一款低电压高性能的125 MHz的

基于PLL的设计用于高速时钟的零延迟缓冲器

分发应用。

框图

引脚配置

V C 0 _S 左

P L L_简

TC LK _ S EL

TC LK 0

T C LK 1

FB _IN

VCO_SEL

VDDQC

QC0

VDDQC

QC2

QB0

VDDQB

QC1

QC3

VSS

PLL

20 0 -

5 00M

÷2

÷4

2 /

CLK

S到P

拉美经济体系

÷2

÷4

CLK

停止

Q A0

Q A1

Q A2

Q A3

Q A4

QB0

QB1

Q B2

QB3

QB4

QC0

QC1

QC2

QC3

52 51 50 49 48 47 46 45 44 43 42 41 40

VSS

MR＃ / OE

CLK_STP ＃

SELB

SELC

PLL_EN

拉美经济体系

TCLK_SEL

TCLK0

TCLK1

VDD

AVDD

VSS

QB1

VDDQB

QB2

VSS

QB3

VDDQB

QB4

FB_IN

VSS

Fb_out分别

VDDFB

CY29774

性S E LB

÷4

÷6

CLK

停止

性S E LC

LK _ S TP ＃

14 15 16 17 18 19 20 21 22 23 24 25 26

FB_SEL0

AVSS

VDDQA

QA4

QA3

VSS

QA2

FB_SEL1

VDDQA

QA1

VSS

VDDQA

QA0

÷4

÷6

÷8

÷12

F B _O ü牛逼

F B _S L（ 1,0 ）

M R ＃ / O ê

赛普拉斯半导体公司

文件编号： 38-07479牧师**

3901北一街

圣荷西

CA 95134 408-943-2600

修订后的2003年4月28日

CY29774

引脚说明

[1]

针

16, 18, 21,

23, 25

32, 34, 36,

38, 40

44, 46, 48,

名字

TCLK0

TCLK1

QA（ 4：0 ）

QB （4 ：0）

QC（ 3：0 ）

Fb_out分别

FB_IN

I / O

我， PD

我， PU

TYPE

LVCMOS

描述

LVCMOS / LVTTL参考时钟输入

时钟输出A银行

时钟输出组B

时钟输出C银行

反馈时钟输出。

连接到FB_IN正常运行。

反馈时钟输入。

连接到Fb_out分别为正常运行。

该输入应该在相同的电压轨作为输入参考时钟。

SEE

表1中。

输出使能/禁止输入。

SEE

表2中。

时钟停止启用/禁用输入。

SEE

表2中。

PLL使能/禁止输入。

SEE

表2中。

参考选择输入。

SEE

表2中。

VCO分频器选择输入。

SEE

表2中。

频率选择输入，银行（ A：C ）。

SEE

表3中。

反馈分频器选择输入。

SEE

表4 。

2.5V或3.3V电源对银行A输出时钟

[2,3]

2.5V或3.3V电源对银行B输出时钟

[2,3]

2.5V或3.3V电源对银行C的输出时钟

[2,3]

2.5V或3.3V的电源反馈输出时钟

[2,3]

2.5V或3.3V的电源PLL

[2,3]

2.5V或3.3V的电源供应核心和投入

[2,3]

模拟地

共同点

7, 4, 5

20, 14

17, 22, 26

33, 37, 41

45, 49

1, 19, 24,

30, 35, 39,

43, 47, 51

11, 27, 42

MR＃ / OE

CLK_STP ＃

PLL_EN

TCLK_SEL

VCO_SEL

SEL （ A：C ）

FB_SEL(1,0)

VDDQA

VDDQB

VDDQC

VDDFB

AVDD

VDD

AVSS

VSS

我， PU

我， PD

供应

LVCMOS

VDD

地

无连接

注意事项：

1. PU =内部上拉， PD =内部下拉

2.一个0.1μF的旁路电容应放置在尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚的

高频滤波特性将通过迹线的引线电感被取消。

3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQA ， VDDQB ， VDDQC和VDDFB电源的更高

销。

文件编号： 38-07479牧师**

第2 9

CY29774

表1.频率表

反馈输出

分频器

÷8

÷12

÷16

÷24

÷32

÷48

VCO

输入时钟* 8

输入时钟* 12

输入时钟* 16

输入时钟* 24

输入时钟* 32

输入时钟* 48

输入频率范围

（ AVDD = 3.3V ）

25 MHz至62.5 MHz的

16.6 MHz至41.6 MHz的

12.5 MHz至31.25 MHz的

8.3 MHz到20.8 MHz的

6.25 MHz到15.625 MHz的

4.2 MHz到10.4 MHz的

输入频率范围

（ AVDD = 2.5V ）

25 MHz到50 MHz的

16.6 MHz至33.3 MHz的

12.5 MHz到25 MHz的

8.3 MHz到16.6 MHz的

6.25 MHz到12.5 MHz的

4.2 MHz至8.3 MHz的

表2.函数表（配置控制）

控制

TCLK_SEL

VCO_SEL

PLL_EN

MR＃ / OE

默认

TCLK0

VCO ÷ 2 （高输入频率范围）

旁路模式下， PLL禁用。输入时钟

连接到输出分频器

输出禁用（三态）和复位

装置。在上电复位/输出禁止PLL反馈

回路是开放的，在它的最小VCO的运行

频率。该器件由内部复位

开机时，电源上电复位（ POR ）电路。

在低温状态下禁用QA ， QB ， QC和输出。

Fb_out分别不受CLK_STP ＃。

TCLK1

压控振荡器÷4 （低输入频率范围）

使能PLL 。 VCO的输出

连接到输出分频器

输出启用

CLK_STP ＃

输出启用

表3.函数表（银行A ， B和C ）

VCO_SEL

拉美经济体系

QA（ 4：0 ）

÷4

÷8

÷16

SELB

QB （4 ：0）

÷4

÷8

÷16

SELC

QC（ 3：0 ）

÷8

÷12

÷16

÷24

表4.函数表（ Fb_out分别）

VCO_SEL

FB_SEL1

FB_SEL0

Fb_out分别

÷8

÷16

÷12

÷24

÷16

÷32

÷24

÷48

文件编号： 38-07479牧师**

第3 9

CY29774

绝对最大条件

参数

OUT

ESD

FIT

描述

直流电源电压

直流工作电压

直流输入电压

直流输出电压

输出端接电压

闭锁抗扰度

电源的纹波

温度，贮藏

温度，工作环境

温度，结

耗散，结到外壳

耗散，结到环境

ESD保护（人体模型）

故障时间

生产测试

实用

纹波频率< 100千赫

非功能性

实用

相对于V

条件

分钟。

–0.3

2.375

–0.3

–

200

–

–65

–40

–

2000

马克斯。

5.5

3.465

+ 0.3

–

150

+150

+85

150

–

单位

MVP -P

°C

° C / W

伏

PPM

DC电气规格

= 2.5V ±5％，T

= -40 ° C至+ 85°C ）

参数

DDA

DDQ

OUT

描述

输入电压，低

输入电压，高

输出电压，低

[4]

输出电压，高

[4]

输入电流，低

[5]

输入电流，高

[5]

PLL电源电流

静态电源电流

动态电源电流

输入引脚电容

输出阻抗

条件

LVCMOS

= 15毫安

= -15毫安

= V

VDD

只

所有V

除A引脚

VDD

输出装@ 100 MHz的

分钟。

–

1.7

–

1.8

–

典型值。

–

135

马克斯。

0.7

+0.3

0.6

–

–100

–

单位

DC电气规格

= 3.3V ±5％，T

= -40 ° C至+ 85°C ）

参数

描述

输入电压，低

输入电压，高

输出电压，低

[4]

输出电压，高

[4]

输入电流，低

[5]

输入电流，高

[5]

条件

LVCMOS

= 24毫安

= 12毫安

= -24毫安

= V

分钟。

–

2.0

–

2.4

–

典型值。

–

马克斯。

0.8

+0.3

0.55

0.30

–

–100

100

单位

注意事项：

4.驾驶一个并行端接50Ω传输线V的终止电压

。另外，每路输出可驱动两个串联50Ω端接

传输线。

5.输入有上拉或下拉影响输入电流的电阻。

文件编号： 38-07479牧师**

第4页第9

CY29774

DC电气规格

= 3.3V ±5％，T

= -40 ° C至+ 85°C ）（续）

参数

DDA

DDQ

OUT

描述

PLL电源电流

静态电源电流

动态电源电流

输入引脚电容

输出阻抗

条件

VDD

只

所有V

除A引脚

VDD

输出装@ 100 MHz的

分钟。

–

典型值。

–

225

马克斯。

–

单位

AC电气规格

[6]

= 2.5V ±5％，T

= -40 ° C至+ 85°C ）

参数

VCO

描述

VCO频率

输入频率

÷8

反馈

÷12

反馈

÷16

反馈

÷24

反馈

÷32

反馈

÷48

反馈

旁路模式（ PLL_EN = 0 ）

refDC

, t

最大

输入占空比

TCLK输入上升/下降时间

最大输出频率

0.7V至1.7V

÷4

产量

÷8

产量

÷12

产量

÷16

产量

÷24

产量

, t

(φ)

SK （ O）

TSK （ B）

输出占空比

输出上升/下降时间

传播延迟（静态相

偏移量）

输出至输出扭曲

银行对银行斜

0.7V至1.8V

TCLK到FB_IN ，不

包括抖动

内银歪斜

银行在相同的频率

银行在不同的频率

PLZ ， HZ

PZL ，ZH

JIT （ CC ）

JIT （ PER ）

JIT （ φ ）

LOCK

输出禁止时间

输出使能时间

PLL的闭环带宽（ -3 dB）的

周期到周期抖动

同频

多频

周期抖动

I / O的相位抖动

最大PLL锁定时间

条件

分钟。

200

16.6

12.5

8.3

6.3

4.2

–

16.6

12.5

8.3

0.1

–100

–

典型值。

–

0.5 - 1.0

–

马克斯。

400

33.3

16.6

12.5

8.3

200

1.0

100

33.3

16.6

1.0

100

150

225

–

150

300

100

150

兆赫

单位

兆赫

注意：

6. AC特点，适用于50Ω到V并行输出端接

。参数是通过表征保证，不是100 ％测试。

文件编号： 38-07479牧师**

第5 9