CY29653
3.3V 125 - MHz的8路输出零延迟缓冲器
特点
输出频率范围： 25 MHz至125 MHz的
输入频率范围（
÷
4） ： 35兆赫至125兆赫
30 ps的典型峰值周期到周期抖动
30 ps的典型出至输出扭曲
3.3V工作电压
八个时钟输出：驱动多达16个时钟线
一个反馈输出
LVPECL参考时钟输入
锁相环（ PLL ）旁路模式
传播感知
- 输出允许/禁止
与MPC9653和MPC953引脚兼容
工业级温度范围： -40 ° C至+ 85°C
32引脚1.0毫米TQFP封装
描述
该CY29653是一款低电压高性能的125 MHz的
基于PLL的设计用于高速时钟的零延迟缓冲器
分发应用。该CY29653设有一个LVPECL
参考时钟输入，并提供八个输出加一
反馈输出。由四个或八个每VCO输出分
VCO_SEL设置（见
函数表）。
每
LVCMOS兼容输出可驱动50Ω串联或
并行端接的传输线。对于串联端接
输电线路，每路输出可驱动一个或两个痕迹
给该设备以1:16的有效的扇出。
PLL被确保稳定因为VCO的构成为
在140兆赫到500兆赫运行。这允许一个宽范围
从25兆赫至125兆赫的输出频率。对于正常
操作时，外部反馈输入， FB_IN ，被连接到
所述反馈输出， Fb_out分别。内部VCO的运行速度
由反馈设置的输入参考时钟的整数倍
分频器（见
频率表） 。
当PLL_EN为低时， PLL被旁路和参考
时钟直接提供输出分频器。这个模式是完全静态的
和最小的输入时钟频率指定不
适用。当BYPASS ＃置为低电平， PLL和输出分频器
被绕过导致1:9的LVPECL LVCMOS到高
性能扇出缓冲器。对于正常的PLL操作既
PLL_EN和BYPASS ＃设置为高。
输入频率范围（
÷
8 ） ： 25 MHz至62.5 MHz的
框图
引脚配置
VCO_SEL
BYPASS ＃
Fb_out分别
PLL_EN
VDD
27
VSS
32
31
30
29
28
26
PECL_CLK
PECL_CLK ＃
FB_IN
相
探测器
VCO
200-500MHz
LPF
÷2
÷4
Q(0:6)
Q7
AVDD
F B IN _
NC
NC
NC
NC
AVSS
P EC L_C LK
1
2
3
4
5
6
7
8
25
24
23
22
21
20
19
18
17
Fb_out分别
VSS
Q0
29653
Q1
VDDQ
Q2
VSS
Q3
VDDQ
Q4
VSS
9
10
11
12
13
14
Q6
15
VDDQ
BYPASS ＃
PECL_CLK ＃
MR / OE ＃
Q7
PLL_EN
赛普拉斯半导体公司
文件编号： 38-07477牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年4月13日
VDDQ
VSS
Q5
MR / OE ＃
16
VCO_SEL
CY29653
引脚说明
[1]
针
8
9
12, 14, 16,
18, 20, 22,
24, 26
28
2
名字
PECL_CLK
PECL_CLK ＃
Q(7:0)
I / O
我， PU
我， PU
O
TYPE
LVPECL
LVPECL
LVCMOS
描述
LVPECL参考时钟输入
LVPECL参考时钟输入。
上拉至VDD / 2 。
时钟输出
Fb_out分别
FB_IN
O
我， PU
LVCMOS
LVCMOS
反馈时钟输出。
连接到FB_IN正常运行。
反馈时钟输入。
连接到Fb_out分别为正常运行。这
输入应该在相同的电压轨作为输入参考时钟。看
频率表。
输出使能/禁止输入。
参见功能表。
PLL使能/禁止输入。
参见功能表。
PLL输出分频旁路选择输入。
参见功能表。
VCO分频器选择输入。
参见功能表。
3.3V的电源输出时钟
[2]
3.3V电源的PLL
[2]
3.3V的电源供应核心和投入
[2]
模拟地
共同点
无连接
10
30
31
32
1
27
7
13, 17, 21,
25, 29
3, 4, 5, 6
MR / OE ＃
PLL_EN
BYPASS ＃
VCO_SEL
AVDD
VDD
AVSS
VSS
NC
我， PD
我， PU
我， PU
我， PU
供应
供应
供应
供应
供应
LVCMOS
LVCMOS
LVCMOS
LVCMOS
VDD
VDD
VDD
地
地
11 ， 15 ， 19 ， 23 VDDQ
频率表
反馈输出分频器
÷4
÷8
VCO
输入时钟* 4
输入时钟* 8
输入频率范围
35 MHz至125 MHz的
25 MHz至62.5 MHz的
功能表
控制
VCO_SEL
PLL_EN
BYPASS ＃
默认
1
1
1
VCO
÷
1
旁路模式下， PLL禁用。输入
时钟114连接到输出分频器
旁路模式下， PLL和输出
分频器绕过。输入时钟
连接到输出端。
输出启用
0
VCO
÷
2
使能PLL 。压控振荡器的输出连接到
输出分频器
选择输出分频器
1
MR / OE ＃
0
输出禁用（三态） ，在运行VCO
它的最小频率
注意事项：
1. PU =内部上拉， PD =内部上拉下来。
2.一个0.1μF的旁路电容应放置在尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
文件编号： 38-07477牧师* C
第2 7
CY29653
绝对最大条件
参数
V
DD
V
DD
V
IN
V
OUT
V
TT
LU
R
PS
T
S
T
A
T
J
JC
JA
ESD
H
FIT
描述
直流电源电压
直流工作电压
直流输入电压
直流输出电压
输出端接电压
闭锁抗扰度
电源的纹波
温度，贮藏
温度，工作环境
温度，结
耗散，结到外壳
耗散，结到环境
ESD保护（人体模型）
故障时间
生产测试
实用
纹波频率< 100千赫
非官能
实用
实用
实用
实用
2000
10
–65
–
200
150
+150
+85
150
42
105
实用
相对于V
SS
相对于V
SS
条件
分钟。
–0.3
3.135
–0.3
–0.3
马克斯。
5.5
3.465
V
DD
+ 0.3
V
DD
+ 0.3
V
DD
÷
2
单位
V
V
V
V
V
mA
MVP -P
°C
°C
°C
° C / W
° C / W
V
PPM
DC参数
（ VDD = 3.3V ± 5 ％ ， TA =工作温度范围）
参数
V
IL
V
IH
V
PP- DC
V
CMR
V
OL
V
OH
I
IL
I
IH
I
DDA
I
DDQ
I
DD
C
IN
Z
OUT
描述
输入电压，低
输入电压，高
峰峰值输入电压
共模范围
[4]
输出电压，低
[5]
输出电压，
输入电流，
高
[5]
LVCMOS
LVCMOS
LVPECL
LVPECL
I
OL
= 24毫安
I
OL
= 12毫安
I
OH
= -24毫安
V
IL
= V
SS
V
IL
= V
DD
AV
DD
只
所有V
DD
除了AV销
DD
输出装@ 100 MHz的
低
[6]
条件
分钟。
–
2.0
250
1.0
–
–
2.4
–
–
–
–
–
–
12
典型值。
–
–
–
–
–
–
–
–
–
–
–
330
4
15
–100
100
7
4
–
–
18
马克斯。
0.8
V
DD
+0.3
1000
V
DD
– 0.6
0.55
0.30
V
A
A
mA
mA
mA
pF
单位
V
V
mV
V
V
输入电流，高
[6]
PLL电源电流
静态电源电流
动态电源电流
输入引脚电容
输出阻抗
AC参数
(V
DD
= 3.3V ±5％ ，T
A
=工作温度范围）
[3]
参数
f
VCO
f
in
描述
VCO频率
输入频率
÷4
反馈
÷8
反馈
旁路模式（ BYPASS ＃ = 0 ）
f
refDC
V
PP
输入占空比
峰峰值输入电压
LVPECL
条件
分钟。
140
35
25
0
40
500
典型值。
–
–
–
–
–
–
马克斯。
500
125
62.5
200
60
1000
%
mV
单位
兆赫
兆赫
注意事项：
3. AC特点，适用于50Ω到V并行输出端接
TT
。参数是通过表征保证，不是100 ％测试。
4. V
CMR
（直流）的差动输入信号的交叉点。当交叉点是V内获得正常运行
CMR
范围和输入回转
是V内
PP
（DC）的规范。
5.驾驶一个并行端接50Ω传输线V的终止电压
TT
。另外，每个输出可驱动多达两个50
系列终止
传输线。
6.输入有上拉或下拉影响输入电流的电阻。
文件编号： 38-07477牧师* C
第3页7
CY29653
AC参数
(V
DD
= 3.3V ±5％ ，T
A
=操作温度范围） （续）
[3]
参数
V
CMR
f
最大
DC
t
r
, t
f
t
(φ)
t
PD
t
SK （ O）
t
PLZ ， HZ
t
PZL ，ZH
BW
t
JIT （ CC ）
t
JIT （ PER ）
t
JIT （ φ ）
t
LOCK
描述
共模范围
[7]
最大输出频率
输出占空比
输出上升/下降时间
传播延迟（静态相
偏移量）
传播延迟（ PLL和
分频器旁路）
输出至输出扭曲
输出禁止时间
输出使能时间
PLL的闭环带宽
（ -3分贝）
周期到周期抖动
周期抖动
I / O的相位抖动
最大PLL锁定时间
÷4
反馈
÷8
反馈
0.55V至2.4V
PCLK到FB_IN
PCLK为Q0 - Q7
BYPASS ＃ = 0
LVPECL
÷4
产量
÷8
产量
条件
分钟。
1.2
35
25
45
0.1
–200
3.6
–
–
–
–
–
–
–
–
–
典型值。
–
–
–
–
–
–
4.8
30
–
–
1.8 – 2.1
1.4 – 1.6
30
45
–
–
马克斯。
VDD - 0.9
125
62.5
55
1.0
200
6.0
150
6
6
–
–
100
100
150
1
ps
ps
ps
ms
%
ns
ps
ns
ps
ns
ns
兆赫
单位
V
兆赫
ZO = 50欧姆
迪FF erential
脉冲
发电机
Z = 50欧姆
ZO = 50欧姆
ZO = 50欧姆
R
T
= 50欧姆
R
T
= 50欧姆
VTT
VTT
图1. AC测试参考
PECL_CLK
PECL_CLK
PECL_CLK
V
PP
V
CMR
PECL_CLK
V
PP
V
CMR
VDD
FB_IN
VDD
Qn
t(φ)
VDD/2
GND
tPD的
VDD/2
GND
图2.传播延迟T（ φ ） ，静态相位偏移
图3.传输延迟吨
PD
， PLL旁路
注意：
7. V
CMR
交流（AC）的差分输入信号的交叉点。当交叉点是V内获得正常交流操作
CMR
范围和输入摆幅的谎言
内伏
PP
（ AC）特定连接的阳离子。违反第五
CMR
或V
PP
影响静态相位偏移T（ φ ） 。
文件编号： 38-07477牧师* C
第4 7
QQ：800888908 复制
