CY29352
2.5V或3.3V ， 200兆赫， 11路输出
零延迟缓冲器
特点
输出频率范围： 16.67 MHz至200 MHz的
输入频率范围： 16.67 MHz至200 MHz的
2.5V或3.3V操作
拆分2.5V / 3.3V输出
± 2 ％最大输出占空比变化
11时钟输出：驱动多达22个时钟线
LVCMOS的参考时钟输入
125 ps的最大输出输出扭曲
PLL旁路模式
流传意识到
输出使能/禁用
引脚MPC9352和MPC952兼容
工业温度范围： -40 ° C至+ 85°C
32引脚1.0毫米TQFP封装
描述
该CY29352是一款低电压高性能的200 MHz的
基于PLL的设计用于高速时钟的零延迟缓冲器
分发应用。
该CY29352设有LVCMOS的参考时钟输入，并
提供了在3银行5 ，4和2 11输出分配
输出。 A银行通过4或6 ，而银行把VCO输出
B 4分和2组C除以2和4％
SEL （ A：C ）的设置，请参见
功能表。
这些分频器允许
输出到第3输入比率：1,2 ：1,3 ： 2,1： 1,2： 3,1： 2和1：3 。
每个LVCMOS兼容输出可驱动50Ω串联或
并行端接的传输线。串联端接
输电线路，每路输出可驱动一个或两个痕迹
给该装置的1点22的有效的扇出。
PLL被确保稳定因为VCO的构成为
在200兆赫到500兆赫运行。这允许一个宽范围
从16.67兆赫至200兆赫的输出频率。对于正常
操作时，外部反馈输入， FB_IN ，被连接到
一个输出。内部VCO以倍数运行
输入的参考时钟由反馈分频器设定，见
表1中。
当PLL_EN ＃是高电平时， PLL被旁路和参考
时钟直接提供输出分频器。这个模式是完全静态的
和最小的输入时钟频率指定不
适用。
框图
PLL_EN ＃
REFCLK
FB_IN
LPF
÷4 /
÷6
引脚配置
相
探测器
VCO
200-500MHz
÷2
QA0
QA1
QA2
QA3
QA4
VCO_SEL
SELC
SELB
拉美经济体系
MR / OE ＃
REFCLK
AVSS
FB_IN
1
2
3
4
5
6
7
8
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
VDDQC
QC1
QC0
VSS
VSS
QB3
QB2
VDDQB
VCO_SEL
拉美经济体系
÷4 /
÷2
CY29352
QB0
QB1
VSS
QB1
QB0
VDDQB
VDDQA
QA4
QA3
VSS
QB2
QB3
÷2 /
÷4
QC0
QC1
SELC
MR / OE ＃
赛普拉斯半导体公司
文件编号： 38-07476牧师**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年3月19日
PLL_EN ＃
AVDD
VDD
QA0
VSS
QA1
QA2
VDDQA
9
10
11
12
13
14
15
16
SELB
CY29352
引脚说明
[1]
针
6
12, 14, 15,
18, 19
30, 31
8
名字
REFCLK
QA （0： 4）
O
O
O
我， PD
I / O
我， PD
TYPE
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
参考时钟输入。
时钟输出组A.
时钟输出的银行B.
时钟输出的银行C.
反馈时钟输入。
连接到用于正常操作的输出。这
输入应该在相同的电压轨作为输入参考时钟。看
表1中。
VCO分频器选择输入。
SEE
表2中。
主复位/输出启用/禁用输入。
SEE
表2中。
PLL使能/禁止输入。
见表2 。
频率选择输入，银行（ A：C ） 。
SEE
表2中。
2.5V或3.3V电源对银行A输出时钟。
[2,3]
2.5V或3.3V电源对银行B输出时钟。
[2,3]
2.5V或3.3V电源对银行C的输出时钟。
[2,3]
2.5V或3.3V PLL电源。
[2,3]
2.5V或3.3V电源的核心和投入。
[2,3]
模拟地。
共同点。
描述
22 ， 23 ， 26 ， 27 QB （ 0 ： 3 ）
QC(0,1)
FB_IN
1
5
9
2, 3, 4
16, 20
21, 25
32
10
11
7
13, 17, 24,
28, 29
VCO_SEL
MR / OE ＃
PLL_EN ＃
SEL （ A：C ）
V
DDQA
V
DDQB
V
DDQC
AV
DD
V
DD
AV
SS
V
SS
我， PD
我， PD
我， PD
我， PD
供应
供应
供应
供应
供应
供应
供应
LVCMOS
LVCMOS
LVCMOS
LVCMOS
V
DD
V
DD
V
DD
V
DD
V
DD
地
地
表1.频率表
VCO_SEL
0
0
0
1
1
1
表2.功能表
控制
VCO_SEL
PLL_EN ＃
MR / OE ＃
拉美经济体系
SELB
SELC
默认
0
0
0
0
0
0
VCO
0
VCO
÷
2
1
反馈输出
分频器
÷2
÷4
÷6
÷2
÷4
÷6
VCO
输入时钟* 2
输入时钟* 4
输入时钟* 6
输入时钟* 4
输入时钟* 8
输入时钟* 12
输入频率范围
（ AVDD = 3.3V ）
100兆赫到200兆赫
50兆赫至125兆赫
33.33 MHz至83.33 MHz的
50兆赫至125兆赫
25 MHz至62.5 MHz的
16.67 MHz至41.67 MHz的
输入频率范围
（ AVDD = 2.5V ）
100兆赫到200兆赫
50兆赫至100兆赫
33.33 MHz至66.67 MHz的
50兆赫至100兆赫
25 MHz到50 MHz的
16.67 MHz至33.33 MHz的
使能PLL 。 VCO的输出连接Bypass模式下， PLL禁用。输入时钟
到输出分频器
连接到输出分频器
输出启用
QA = VCO
÷
4
QB = VCO
÷
4
QC = VCO
÷
2
输出禁用（三态） ，在运行VCO
它的最小频率
QA = VCO
÷
6
QB = VCO
÷
2
QC = VCO
÷
4
注意事项：
1， PD =内部上拉下来。
2.一个0.1μF的旁路电容应放置在尽可能靠近每个电源正极引脚（ < 0.2“ ） 。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQA ， VDDQB的更高， VDDQC电源引脚。
文件编号： 38-07476牧师**
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CY29352
2.5V或3.3V ， 200兆赫， 11路输出
零延迟缓冲器
特点
输出频率范围： 16.67 MHz至200 MHz的
输入频率范围： 16.67 MHz至200 MHz的
2.5V或3.3V操作
拆分2.5V / 3.3V输出
± 2 ％最大输出占空比变化
11时钟输出：驱动多达22个时钟线
LVCMOS的参考时钟输入
125 ps的最大输出输出扭曲
PLL旁路模式
流传意识到
输出使能/禁用
引脚MPC9352和MPC952兼容
工业温度范围： -40 ° C至+ 85°C
32引脚1.0毫米TQFP封装
描述
该CY29352是一款低电压高性能的200 MHz的
基于PLL的设计用于高速时钟的零延迟缓冲器
分发应用。
该CY29352设有LVCMOS的参考时钟输入，并
提供了在3银行5 ，4和2 11输出分配
输出。 A银行通过4或6 ，而银行把VCO输出
B 4分和2组C除以2和4％
SEL （ A：C ）的设置，请参见
功能表。
这些分频器允许
输出到第3输入比率：1,2 ：1,3 ： 2,1： 1,2： 3,1： 2和1：3 。
每个LVCMOS兼容输出可驱动50Ω串联或
并行端接的传输线。串联端接
输电线路，每路输出可驱动一个或两个痕迹
给该装置的1点22的有效的扇出。
PLL被确保稳定因为VCO的构成为
在200兆赫到500兆赫运行。这允许一个宽范围
从16.67兆赫至200兆赫的输出频率。对于正常
操作时，外部反馈输入， FB_IN ，被连接到
一个输出。内部VCO以倍数运行
输入的参考时钟由反馈分频器设定，见
表1中。
当PLL_EN ＃是高电平时， PLL被旁路和参考
时钟直接提供输出分频器。这个模式是完全静态的
和最小的输入时钟频率指定不
适用。
框图
PLL_EN ＃
REFCLK
FB_IN
LPF
÷4 /
÷6
引脚配置
相
探测器
VCO
200-500MHz
÷2
QA0
QA1
QA2
QA3
QA4
VCO_SEL
SELC
SELB
拉美经济体系
MR / OE ＃
REFCLK
AVSS
FB_IN
1
2
3
4
5
6
7
8
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
VDDQC
QC1
QC0
VSS
VSS
QB3
QB2
VDDQB
VCO_SEL
拉美经济体系
÷4 /
÷2
CY29352
QB0
QB1
VSS
QB1
QB0
VDDQB
VDDQA
QA4
QA3
VSS
QB2
QB3
÷2 /
÷4
QC0
QC1
SELC
MR / OE ＃
赛普拉斯半导体公司
文件编号： 38-07476牧师**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年3月19日
PLL_EN ＃
AVDD
VDD
QA0
VSS
QA1
QA2
VDDQA
9
10
11
12
13
14
15
16
SELB
CY29352
引脚说明
[1]
针
6
12, 14, 15,
18, 19
30, 31
8
名字
REFCLK
QA （0： 4）
O
O
O
我， PD
I / O
我， PD
TYPE
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
参考时钟输入。
时钟输出组A.
时钟输出的银行B.
时钟输出的银行C.
反馈时钟输入。
连接到用于正常操作的输出。这
输入应该在相同的电压轨作为输入参考时钟。看
表1中。
VCO分频器选择输入。
SEE
表2中。
主复位/输出启用/禁用输入。
SEE
表2中。
PLL使能/禁止输入。
见表2 。
频率选择输入，银行（ A：C ） 。
SEE
表2中。
2.5V或3.3V电源对银行A输出时钟。
[2,3]
2.5V或3.3V电源对银行B输出时钟。
[2,3]
2.5V或3.3V电源对银行C的输出时钟。
[2,3]
2.5V或3.3V PLL电源。
[2,3]
2.5V或3.3V电源的核心和投入。
[2,3]
模拟地。
共同点。
描述
22 ， 23 ， 26 ， 27 QB （ 0 ： 3 ）
QC(0,1)
FB_IN
1
5
9
2, 3, 4
16, 20
21, 25
32
10
11
7
13, 17, 24,
28, 29
VCO_SEL
MR / OE ＃
PLL_EN ＃
SEL （ A：C ）
V
DDQA
V
DDQB
V
DDQC
AV
DD
V
DD
AV
SS
V
SS
我， PD
我， PD
我， PD
我， PD
供应
供应
供应
供应
供应
供应
供应
LVCMOS
LVCMOS
LVCMOS
LVCMOS
V
DD
V
DD
V
DD
V
DD
V
DD
地
地
表1.频率表
VCO_SEL
0
0
0
1
1
1
表2.功能表
控制
VCO_SEL
PLL_EN ＃
MR / OE ＃
拉美经济体系
SELB
SELC
默认
0
0
0
0
0
0
VCO
0
VCO
÷
2
1
反馈输出
分频器
÷2
÷4
÷6
÷2
÷4
÷6
VCO
输入时钟* 2
输入时钟* 4
输入时钟* 6
输入时钟* 4
输入时钟* 8
输入时钟* 12
输入频率范围
（ AVDD = 3.3V ）
100兆赫到200兆赫
50兆赫至125兆赫
33.33 MHz至83.33 MHz的
50兆赫至125兆赫
25 MHz至62.5 MHz的
16.67 MHz至41.67 MHz的
输入频率范围
（ AVDD = 2.5V ）
100兆赫到200兆赫
50兆赫至100兆赫
33.33 MHz至66.67 MHz的
50兆赫至100兆赫
25 MHz到50 MHz的
16.67 MHz至33.33 MHz的
使能PLL 。 VCO的输出连接Bypass模式下， PLL禁用。输入时钟
到输出分频器
连接到输出分频器
输出启用
QA = VCO
÷
4
QB = VCO
÷
4
QC = VCO
÷
2
输出禁用（三态） ，在运行VCO
它的最小频率
QA = VCO
÷
6
QB = VCO
÷
2
QC = VCO
÷
4
注意事项：
1， PD =内部上拉下来。
2.一个0.1μF的旁路电容应放置在尽可能靠近每个电源正极引脚（ < 0.2“ ） 。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQA ， VDDQB的更高， VDDQC电源引脚。
文件编号： 38-07476牧师**
第2页8
QQ：2880707522 复制
