CY29351
2.5V或3.3V ， 200兆赫，
9路输出零延迟缓冲器
特点
■
■
■
■
■
■
■
■
■
■
■
■
■
■
功能说明
该CY29351是一款低电压高性能的200 MHz的
基于PLL的设计用于高速时钟的零延迟缓冲器distri-
bution应用。
该CY29351功能LVPECL和LVCMOS的参考时钟
输入，并提供四家银行之一，分区9输出，
一个，两个，和五个输出。银行A除以2的VCO输出
或四个，而其他银行除以四个或八个每SEL （A ： D）
设置（表
3，“功能表」
第3页） 。这些分压器
使输出的4输入的比率：1,2 ： 1,1： 1,1： 2和1：4 。每
兼容LVCMOS输出可驱动50Ω串联或并联
端接的传输线。串联端接传输
任务线，每个输出可驱动一个或两个的痕迹给
设备的1:18的有效扇出。
PLL被确保稳定因为VCO的构成为
在200兆赫到500兆赫运行。这允许一个宽范围的
输出频率从25 MHz到200 MHz的。对于正常
操作时，外部反馈输入， FB_IN ，被连接到
一个输出。内部VCO以倍数运行
输入的参考时钟由反馈分频器设定（表
2,
“频率表”
第3页） 。
当PLL_EN ＃为低时， PLL被旁路和参考
时钟直接提供输出分频器。这个模式是完全静态的
和最小的输入时钟频率指定不
适用。
输出频率范围： 25 MHz至200 MHz的
输入频率范围： 25 MHz至200 MHz的
2.5V或3.3V操作
拆分2.5V和3.3V输出
±2.5 ％最大输出占空比变化
九时钟输出：驱动多达18时钟线
两个参考时钟输入： LVPECL或LVCMOS
150 ps的最大输出输出扭曲
锁相环（PLL）的旁路模式
意识到传播
输出使能或禁用
与MPC9351引脚兼容
工业温度范围： -40 ° C至+ 85°C
32引脚1.0毫米TQFP封装
逻辑框图
拉美经济体系
PLL_EN
REF_SEL
TCLK
PECL_CLK
相
探测器
VCO
200 -
500兆赫
÷2 / ÷4
QA
LPF
÷4 / ÷8
QB
FB_IN
SELB
SELC
OE ＃
÷4 / ÷8
QC0
QC1
÷4 / ÷8
SELD
QD0
QD1
QD2
QD3
QD4
赛普拉斯半导体公司
文件编号： 38-07475牧师* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2009年3月17日
[+ ]反馈
CY29351
引脚
图1.引脚图 - 32引脚TQFP封装
REF_SEL
PLL_EN
VDDQB
27
TCLK
VSS
VSS
25
QA
28
QB
26
32
31
30
29
一个VD
F B _IN
SE LA
SE LB
SELC
SELD
AVSS
PEC L_C LK
1
2
3
4
5
6
7
8
Y29351
24
23
22
21
20
19
18
17
QC0
VD Q
QC1
VSS
QD0
VD Q D
QD1
VSS
9
10
11
12
13
14
QD3
15
VDDQD
VDD
QD4
VSS
OE ＃
表1.引脚定义 - 32引脚TQFP封装
针
[1]
名字
I / O
TYPE
8
9
30
28
26
22, 24
2
10
31
32
3, 4, 5, 6
27
23
15, 19
1
11
7
PECL_CLK
TCLK
QA
QB
QC(1,0)
FB_IN
OE ＃
PLL_EN
REF_SEL
SEL （ A：D ）
VDDQB
VDDQC
VDDQD
AVDD
VDD
AVSS
我， PU
我， PD
O
O
O
O
我， PD
我， PD
我， PU
我， PD
我， PD
供应
供应
供应
供应
供应
供应
供应
PECL_CLK ＃ I， PU / PD
PECL_CLK ＃
QD2
16
描述
LVPECL LVPECL参考时钟输入
LVPECL LVPECL参考时钟输入。弱上拉至VDD / 2 。
LVCMOS LVCMOS / LVTTL参考时钟输入
LVCMOS时钟输出A银行
LVCMOS时钟输出B银行
LVCMOS时钟输出C银行
LVCMOS时钟输出组D
反馈LVCMOS时钟输入。连接到用于正常操作的输出。这
输入应该在相同的电压轨的输入参考时钟
LVCMOS输出启用/禁用输入
LVCMOS PLL使能/禁止输入
LVCMOS的参考选择输入
LVCMOS频率选择输入，银行（A ： D）
VDD
VDD
VDD
VDD
VDD
地
地
2.5V或3.3V电源对银行B输出时钟
[2,3]
2.5V或3.3V电源对银行C的输出时钟
[2,3]
2.5V或3.3V的电源组D输出时钟
[2,3]
2.5V或3.3V的电源PLL
[4,5]
2.5V或3.3V电源为核心，投入和银行A输出时钟
[2,3]
模拟地
共同点
12 ，14，16 ，18，20的QD （4 ：0）
13 ， 17 ， 21 ， 25 ， 29 VSS
笔记
1. PU =内部上拉， PD =内部上拉下来。
2.一个0.1μF的旁路电容应放置在尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚，
高频滤波特性是由迹线的引线电感取消。
3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQB ， VDDQC的更高， VDDQD电源引脚。
4.驾驶一个并行端接50Ω传输线V的终止电压
TT
。另外，每个输出可驱动多达两个50
Ω
系列终止
传输线。
5.输入有上拉或下拉影响输入电流的电阻。
文件编号： 38-07475牧师* C
第10 2
[+ ]反馈
CY29351
DC电气规格
(V
DD
= 2.5V ±5％ ，T
A
= -40 ° C至+ 85°C ）
参数
V
IL
V
IH
V
PP
V
CMR
V
OL
V
OH
I
IL
I
IH
I
DDA
I
DDQ
I
DD
C
IN
Z
OUT
描述
输入电压，低
输入电压，高
峰峰值输入电压
共模范围
[6]
输出电压，低
[4]
输出电压，高
[4]
输入电流，
输入电流，
低
[5]
高
[5]
LVCMOS
LVCMOS
LVPECL
LVPECL
I
OL
= 15毫安
I
OH
= -15mA
V
IL
= V
SS
V
IL
= V
DD
只有AVDD
所有V
DD
除了AVDD引脚
输出在100MHz装
输出在200 MHz的加载
输入引脚电容
输出阻抗
条件
民
–
1.7
250
1.0
–
1.8
–
–
–
–
–
–
–
14
典型值
–
–
–
–
–
–
–
–
5
–
180
210
4
18
最大
0.7
V
DD
+0.3
1000
V
DD
– 0.6
0.6
–
–100
100
10
7
–
–
–
22
pF
Ω
单位
V
V
mV
V
V
V
μA
μA
mA
mA
mA
PLL电源电流
静态电源电流
动态电源电流
DC电气规格
(V
DD
= 3.3V ±5％ ，T
A
= -40 ° C至+ 85°C ）
参数
V
IL
V
IH
V
PP
V
CMR
V
OL
V
OH
I
IL
I
IH
I
DDA
I
DDQ
I
DD
C
IN
Z
OUT
描述
输入电压，低
输入电压，高
峰峰值输入电压
共模范围
[6]
输出电压，低
[4]
输出电压，高
输入电流，
低
[5]
[4]
条件
LVCMOS
LVCMOS
LVPECL
LVPECL
I
OL
= 24毫安
I
OL
= 12毫安
I
OH
= -24毫安
V
IL
= V
SS
V
IL
= V
DD
只有AVDD
所有VDD引脚除外AVDD
输出在100MHz装
输出在200 MHz的加载
民
–
2.0
250
1.0
–
–
2.4
–
–
–
–
–
–
–
12
典型值
–
–
–
–
–
–
–
–
–
5
–
270
300
4
15
最大
0.8
V
DD
+ 0.3
1000
V
DD
– 0.6
0.55
0.30
–
–100
100
10
7
–
–
–
18
单位
V
V
mV
V
V
V
μA
μA
mA
mA
mA
pF
Ω
输入电流，高
[5]
PLL电源电流
静态电源电流
动态电源电流
输入引脚电容
输出阻抗
记
6. V
CMR
（直流）的差动输入信号的交叉点。当交叉点是V内获得正常运行
CMR
范围和输入回转
是V内
PP
（DC）的规范。
文件编号： 38-07475牧师* C
第10 4
[+ ]反馈
CY29351
AC电气规格
(V
DD
= 2.5V ±5％ ，T
A
= -40 ° C至+ 85°C ）
[7]
参数
f
VCO
f
in
描述
VCO频率
输入频率
÷2
反馈
÷4
反馈
÷8
反馈
旁路模式（ PLL_EN = 0 ）
f
refDC
V
PP
V
CMR
t
r
, t
f
f
最大
输入占空比
峰峰值输入电压
共模
范围
[8]
TCLK输入上升/下降时间
最大输出频率
LVPECL
LVPECL
0.7V至1.7V
÷2
产量
÷4
产量
÷8
产量
DC
t
r
, t
f
t
(φ)
t
SK （ O）
t
PLZ ， HZ
t
PZL ，ZH
BW
输出占空比
输出上升/下降时间
f
最大
< 100兆赫
f
最大
> 100兆赫
0.6V至1.8V
PCLK到FB_IN
输出至输出扭曲
输出禁止时间
输出使能时间
PLL的闭环带宽（ -3dB ）
÷2
反馈
÷4
反馈
÷8
反馈
t
JIT （ CC ）
t
JIT （ PER ）
t
JIT （ φ ）
t
LOCK
周期到周期抖动
周期抖动
I / O的相位抖动
最大PLL锁定时间
同频
多频
同频
多频
传播延迟（静态相位偏移） TCLK到FB_IN
条件
民
200
100
50
25
0
25
500
1.2
–
100
50
25
47.5
45
0.1
–100
–100
–
–
–
–
–
–
–
–
–
–
–
–
典型值
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
2.2
0.85
0.6
–
–
–
–
175
–
最大
380
190
95
47.5
200
75
1000
V
DD
– 0.6
1.0
190
95
47.5
52.5
55
1.0
100
100
150
10
10
–
–
–
150
250
100
175
–
1
ps
ms
ps
ps
ps
ns
ns
兆赫
ns
ps
%
%
mV
V
ns
兆赫
单位
兆赫
兆赫
笔记
7. AC特点，适用于50Ω到V并行输出端接
TT
。参数是通过表征保证，不是100 ％测试。
8. V
CMR
交流（AC）的差分输入信号的交叉点。当交叉点是V内获得正常交流操作
CMR
范围和输入摆幅的谎言
内伏
PP
（ AC）特定连接的阳离子。违反第五
CMR
或V
PP
影响静态相位偏移T（ φ ） 。
文件编号： 38-07475牧师* C
第10个5
[+ ]反馈
初步
CY29351
2.5V或3.3V ， 200兆赫，
9路输出零延迟
特点
■
■
■
■
■
■
■
■
■
■
■
■
■
■
功能说明
该CY29351是一款低电压高性能的200 MHz的
基于PLL的设计用于高速时钟的零延迟缓冲器distri-
bution应用。
该CY29351功能LVPECL和LVCMOS的参考时钟
输入和提供输出9在四家银行的一个分区，
一个，两个，和五个输出。银行A除以2的VCO输出
或四个，而其他银行除以四个或八个每SEL （A ： D）
设置（表
3，“功能表」
第3页） 。这些分压器
允许输出的4输入的比率：1,2 ： 1,1： 1,1： 2和1：4 。每
兼容LVCMOS输出可驱动50Ω串联或并联
端接的传输线。串联端接传输
任务线，每个输出可驱动一个或两个的痕迹给
设备的1:18的有效扇出。
PLL被确保稳定因为VCO的构成为
在200兆赫到500兆赫运行。这允许一个宽范围的
输出频率从25 MHz到200 MHz的。对于正常
操作时，外部反馈输入， FB_IN ，被连接到
一个输出。内部VCO以倍数运行
输入的参考时钟由反馈分频器设定（表
2,
“频率表”
第3页） 。
当PLL_EN ＃为低时， PLL被旁路和参考
时钟直接提供输出分频器。这个模式是完全静态的
和最小的输入时钟频率指定不
适用。
输出频率范围： 25 MHz至200 MHz的
输入频率范围： 25 MHz至200 MHz的
2.5V或3.3V操作
拆分2.5V / 3.3V输出
±2.5 ％最大输出占空比变化
9时钟输出：驱动多达18时钟线
两个参考时钟输入： LVPECL或LVCMOS
150 ps的最大输出输出扭曲
锁相环（PLL）的旁路模式
流传意识到
输出使能/禁用
与MPC9351引脚兼容
工业温度范围： -40 ° C至+ 85°C
32引脚1.0毫米TQFP封装
框图
拉美经济体系
PLL_EN
REF_SEL
TCLK
PECL_CLK
相
探测器
VCO
200 -
500兆赫
÷2 / ÷4
QA
LPF
÷4 / ÷8
QB
FB_IN
SELB
SELC
OE ＃
÷4 / ÷8
QC0
QC1
÷4 / ÷8
SELD
QD0
QD1
QD2
QD3
QD4
赛普拉斯半导体公司
文件编号： 38-07475牧师* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年1月21日
[+ ]反馈
初步
CY29351
引脚配置
图1.引脚图 - 32引脚TQFP封装
REF_SEL
PLL_EN
VDDQB
27
TCLK
VSS
VSS
25
QA
28
QB
26
32
31
30
29
一个VD
F B _IN
SE LA
SE LB
SELC
SELD
AVSS
PEC L_C LK
1
2
3
4
5
6
7
8
Y29351
24
23
22
21
20
19
18
17
QC0
VD Q
QC1
VSS
QD0
VD Q D
QD1
VSS
9
10
11
12
13
14
QD3
15
VDDQD
VDD
QD4
VSS
OE ＃
表1.引脚定义 - 32引脚TQFP封装
针
[1]
名字
IO
TYPE
8
9
30
28
26
22, 24
2
10
31
32
3, 4, 5, 6
27
23
15, 19
1
11
7
PECL_CLK
TCLK
QA
QB
QC(1,0)
FB_IN
OE ＃
PLL_EN
REF_SEL
SEL （ A：D ）
VDDQB
VDDQC
VDDQD
AVDD
VDD
AVSS
我， PU
我， PD
O
O
O
O
我， PD
我， PD
我， PU
我， PD
我， PD
供应
供应
供应
供应
供应
供应
供应
PECL_CLK ＃ I， PU / PD
PECL_CLK ＃
QD2
16
描述
LVPECL LVPECL参考时钟输入
LVPECL LVPECL参考时钟输入。弱上拉至VDD / 2 。
LVCMOS LVCMOS / LVTTL参考时钟输入
LVCMOS时钟输出A银行
LVCMOS时钟输出B银行
LVCMOS时钟输出C银行
LVCMOS时钟输出组D
反馈LVCMOS时钟输入。连接到用于正常操作的输出。这
输入应该在相同的电压轨的输入参考时钟
LVCMOS输出启用/禁用输入
LVCMOS PLL使能/禁止输入
LVCMOS的参考选择输入
LVCMOS频率选择输入，银行（A ： D）
VDD
VDD
VDD
VDD
VDD
地
地
2.5V或3.3V电源对银行B输出时钟
[2,3]
2.5V或3.3V电源对银行C的输出时钟
[2,3]
2.5V或3.3V的电源组D输出时钟
[2,3]
2.5V或3.3V的电源PLL
[5,6]
2.5V或3.3V电源为核心，投入和银行A输出时钟
[2,3]
模拟地
共同点
12 ，14，16 ，18，20的QD （4 ：0）
13 ， 17 ， 21 ， 25 ， 29 VSS
笔记
1. PU =内部上拉， PD =内部上拉下来。
2.一个0.1μF的旁路电容应放置在尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚，
高频滤波特性是由迹线的引线电感取消。
3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQB ， VDDQC的更高， VDDQD电源引脚。
4. V
CMR
（直流）的差动输入信号的交叉点。当交叉点是V内获得正常运行
CMR
范围和输入回转
是V内
PP
（DC）的规范。
5.驾驶一个并行端接50Ω传输线V的终止电压
TT
。另外，每个输出可驱动多达两个50
Ω
系列终止传输
线。
6.输入有上拉或下拉影响输入电流的电阻。
文件编号： 38-07475牧师* B
第10 2
[+ ]反馈
初步
CY29351
AC电气规格
(V
DD
= 2.5V ±5％ ，T
A
= -40 ° C至+ 85°C ）
[7]
参数
f
VCO
f
in
描述
VCO频率
输入频率
÷2
反馈
÷4
反馈
÷8
反馈
旁路模式（ PLL_EN = 0 ）
f
refDC
V
PP
V
CMR
t
r
, t
f
f
最大
输入占空比
峰峰值输入电压
共模
范围
[8]
TCLK输入上升/下降时间
最大输出频率
LVPECL
LVPECL
0.7V至1.7V
÷2
产量
÷4
产量
÷8
产量
DC
t
r
, t
f
t
(φ)
t
SK （ O）
t
PLZ ， HZ
t
PZL ，ZH
BW
输出占空比
输出上升/下降时间
f
最大
< 100兆赫
f
最大
> 100兆赫
0.6V至1.8V
PCLK到FB_IN
输出至输出扭曲
输出禁止时间
输出使能时间
PLL的闭环带宽（ -3dB ）
÷2
反馈
÷4
反馈
÷8
反馈
t
JIT （ CC ）
t
JIT （ PER ）
t
JIT （ φ ）
t
LOCK
周期到周期抖动
周期抖动
IO相位抖动
最大PLL锁定时间
同频
多频
同频
多频
传播延迟（静态相位偏移） TCLK到FB_IN
条件
民
200
100
50
25
0
25
500
1.2
–
100
50
25
47.5
45
0.1
–100
–100
–
–
–
–
–
–
–
–
–
–
–
–
典型值。
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
2.2
0.85
0.6
–
–
–
–
175
–
最大
380
190
95
47.5
200
75
1000
V
DD
– 0.6
1.0
190
95
47.5
52.5
55
1.0
100
100
150
10
10
–
–
–
150
250
100
175
–
1
ps
ms
ps
ps
ps
ns
ns
兆赫
ns
ps
%
%
mV
V
ns
兆赫
单位
兆赫
兆赫
笔记
7. AC特点，适用于50Ω到V并行输出端接
TT
。参数是通过表征保证，不是100 ％测试。
8. V
CMR
交流（AC）的差分输入信号的交叉点。当交叉点是V内获得正常交流操作
CMR
范围和输入摆幅的谎言
内伏
PP
（ AC）特定连接的阳离子。违反第五
CMR
或V
PP
影响静态相位偏移T（ φ ） 。
文件编号： 38-07475牧师* B
第10个5
[+ ]反馈
QQ：2881677436 复制
