CY29351
2.5V或3.3V ， 200 MHz时， 9路输出零延迟缓冲器
特点
输出频率范围： 25 MHz至200 MHz的
输入频率范围： 25 MHz至200 MHz的
2.5V或3.3V操作
拆分2.5V / 3.3V输出
±2.5 ％最大输出占空比变化
9时钟输出：驱动多达18时钟线
两个参考时钟输入： LVPECL或LVCMOS
150 ps的最大输出输出扭曲
锁相环（PLL）的旁路模式
流传意识到
输出使能/禁用
与MPC9351引脚兼容
工业温度范围： -40 ° C至+ 85°C
32引脚1.0毫米TQFP封装
功能说明
该CY29351是一款低电压高性能的200 MHz的
基于PLL的设计用于高速时钟的零延迟缓冲器
分发应用。
该CY29351功能LVPECL和LVCMOS的参考时钟
输入并提供9输出的四组1 ，1，2进行分配，
和5个输出。 A银行通过2个或4分，而VCO输出
其他银行的4分或每SEL 8 （ A：D ）设置，请参见
功能表。
这些分频器，允许输出到输入的比率
4： 1,2： 1,1： 1,1： 2和1：4 。每个LVCMOS兼容输出
可驱动50Ω串联或并联端接传输线。
串联端接传输线路，每路输出都
驱动一个或两个迹线给出了装置的一个有效的扇出
1:18.
PLL被确保稳定因为VCO的构成为
在200兆赫到500兆赫运行。这允许一个宽范围
从25兆赫至200兆赫的输出频率。对于正常
操作时，外部反馈输入， FB_IN ，被连接到
一个输出。内部VCO以倍数运行
输入的参考时钟由反馈分频器设定，请参见
表1中。
当PLL_EN为低时， PLL被旁路和参考
时钟直接提供输出分频器。这个模式是完全静态的
和最小的输入时钟频率指定不
适用。
框图
引脚配置
REF_SEL
拉美经济体系
PLL_EN
PLL_EN
VDDQB
27
TCLK
VSS
REF_SEL
TCLK
VCO
200 -
500兆赫
32
31
30
29
28
26
PECL_CLK
相
探测器
÷2 / ÷4
QA
25
VSS
QA
QB
LPF
÷4 / ÷8
QB
FB_IN
SELB
SELC
OE ＃
一个VD
FB_IN
拉美经济体系
SELB
SELC
SELD
在VSS
PE CL_C LK
1
2
3
4
5
6
7
8
Y29351
24
23
22
21
20
19
18
17
QC0
VD Q
QC1
VS S
QD0
VD Q D
QD1
VS S
10
11
12
13
14
QD3
15
VDDQD
÷4 / ÷8
QC1
VDD
QD4
VSS
OE ＃
PECL_CLK ＃
QD2
÷4 / ÷8
SELD
QD0
QD1
QD2
QD3
QD4
赛普拉斯半导体公司
文件编号： 38-07475修订版**
3901北一街
圣荷西
,
CA 95134
16
QC0
9
408-943-2600
修订后的2004年7月26日
CY29351
引脚德网络nitions
[1]
针
8
9
30
28
26
22, 24
12, 14, 16,
18, 20
2
名字
PECL_CLK
TCLK
QA
QB
QC(1,0)
量子点（4 ：0）
FB_IN
I / O
我， PU
我， PD
O
O
O
O
我， PD
TYPE
LVPECL
LVPECL
描述
LVPECL参考时钟输入
LVPECL参考时钟输入。
弱上拉至VDD / 2 。
PECL_CLK ＃ I， PU / PD
LVCMOS
LVCMOS / LVTTL参考时钟输入
LVCMOS
时钟输出A银行
LVCMOS
时钟输出组B
LVCMOS
时钟输出C银行
LVCMOS
时钟输出组D
LVCMOS
反馈时钟输入。
连接到用于正常操作的输出。这
输入应该在相同的电压轨作为输入参考时钟。看
表1中。
LVCMOS
输出使能/禁止输入。
SEE
表2中。
LVCMOS
PLL使能/禁止输入。
SEE
表2中。
LVCMOS
参考选择输入。
SEE
表2中。
LVCMOS
频率选择输入，银行（ A：D ） 。
SEE
表2中。
VDD
VDD
VDD
VDD
VDD
地
地
2.5V或3.3V电源对银行B输出时钟
[2,3]
2.5V或3.3V电源对银行C的输出时钟
[2,3]
2.5V或3.3V的电源组D输出时钟
[2,3]
2.5V或3.3V的电源PLL
[2,3]
2.5V或3.3V电源为核心，投入和银行A输出
时钟
[2,3]
模拟地
共同点
10
31
32
3, 4, 5, 6
27
23
15, 19
1
11
7
13, 17, 21,
25, 29
OE ＃
PLL_EN
REF_SEL
SEL （ A：D ）
VDDQB
VDDQC
VDDQD
AVDD
VDD
AVSS
VSS
我， PD
我， PU
我， PD
我， PD
供应
供应
供应
供应
供应
供应
供应
表1.频率表
反馈输出分频器
÷2
÷4
÷8
表2.功能表
控制
REF_SEL
PLL_EN
OE ＃
拉美经济体系
SELB
SELC
SELD
默认
0
1
0
0
0
0
0
0
PCLK
旁路模式下， PLL禁用。输入
时钟114连接到输出分频器
输出启用
÷
2 （ A银行）
÷
4 （ B组）
÷
4 （ C银行）
÷
4 （组D ）
TCLK
使能PLL 。压控振荡器的输出连接到
输出分频器
输出禁用（三态） ，在运行VCO
它的最小频率
÷
4 （ A银行）
÷
8 （ B组）
÷
8 （ C银行）
÷
8 （银行D）
1
VCO
输入时钟* 2
输入时钟* 4
输入时钟* 8
输入频率范围
（ AVDD = 3.3V ）
100兆赫到200兆赫
50兆赫至125兆赫
25 MHz至62.5 MHz的
输入频率范围
（ AVDD = 2.5V ）
100MHz到190MHz
50MHz至95MHz
25 MHz至47.5MHz
注意事项：
1. PU =内部上拉， PD =内部上拉下来。
2.一个0.1μF的旁路电容应放置在尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQB ， VDDQC的更高， VDDQD电源引脚。
文件编号： 38-07475修订版**
第2页8
CY29351
绝对最大条件
参数
V
DD
V
DD
V
IN
V
OUT
V
TT
LU
R
PS
T
S
T
A
T
J
JC
JA
ESD
H
FIT
描述
直流电源电压
直流工作电压
直流输入电压
直流输出电压
输出端接电压
闭锁抗扰度
电源的纹波
温度，贮藏
温度，工作环境
温度，结
耗散，结到外壳
耗散，结到环境
ESD保护（人体模型）
故障时间
生产测试
实用
纹波频率< 100千赫
非功能性
实用
实用
实用
实用
2000
10
实用
相对于V
SS
相对于V
SS
条件
分钟。
–0.3
2.375
–0.3
–0.3
–
200
–
–65
–40
–
42
105
–
马克斯。
5.5
3.465
V
DD
+ 0.3
V
DD
+ 0.3
V
DD
÷
2
–
150
+150
+85
+150
单位
V
V
V
V
V
mA
MVP -P
°C
°C
°C
° C / W
° C / W
伏
PPM
DC电气规格
(V
DD
= 2.5V ±5％ ，T
A
= -40 ° C至+ 85°C ）
参数
V
IL
V
IH
V
PP
V
CMR
V
OL
V
OH
I
IL
I
IH
I
DDA
I
DDQ
I
DD
C
IN
Z
OUT
描述
输入电压，低
输入电压，高
峰峰值输入电压
共模范围
[4]
输出电压，低
[5]
输出电压，
输入电流，
输入电流，
高
[5]
低
[6]
高
[6]
条件
LVCMOS
LVCMOS
LVPECL
LVPECL
I
OL
= 15毫安
I
OH
= -15mA
V
IL
= V
SS
V
IL
= V
DD
只有AVDD
所有V
DD
除了AVDD引脚
输出装@ 100 MHz的
输出负载@ 200 MHz的
输入引脚电容
输出阻抗
分钟。
–
1.7
250
1.0
–
1.8
–
–
–
–
–
–
–
14
典型值。
–
–
–
–
–
–
–
–
5
–
180
210
4
18
马克斯。
0.7
V
DD
+0.3
1000
V
DD
– 0.6
0.6
–
–100
100
10
7
–
–
–
22
pF
单位
V
V
mV
V
V
V
A
A
mA
mA
mA
PLL电源电流
静态电源电流
动态电源电流
DC电气规格
(V
DD
= 3.3V ±5％ ，T
A
= -40 ° C至+ 85°C ）
参数
V
IL
V
IH
V
PP
V
CMR
V
OL
V
OH
描述
输入电压，低
输入电压，高
峰峰值输入电压
共模
输出电压，
范围
[4]
低
[5]
条件
LVCMOS
LVCMOS
LVPECL
LVPECL
I
OL
= 24毫安
I
OL
= 12毫安
输出电压，高
[5]
I
OH
= -24毫安
分钟。
–
2.0
250
1.0
–
–
2.4
典型值。
–
–
–
–
–
–
–
马克斯。
0.8
V
DD
+ 0.3
1000
V
DD
– 0.6
0.55
0.30
–
V
单位
V
V
mV
V
V
注意事项：
4. V
CMR
（直流）的差动输入信号的交叉点。当交叉点是V内获得正常运行
CMR
范围和输入
秋千是V内
PP
（DC）的规范。
5.驾驶一个并行端接50Ω传输线V的终止电压
TT
。另外，每个输出可驱动多达两个50
系列终止
传输线。
6.输入有上拉或下拉影响输入电流的电阻。
文件编号： 38-07475修订版**
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CY29351
DC电气规格
(V
DD
= 3.3V ±5％ ，T
A
= -40 ° C至+ 85°C ） （续）
参数
I
IL
I
IH
I
DDA
I
DDQ
I
DD
C
IN
Z
OUT
参数
f
VCO
f
in
描述
输入电流，低
[6]
输入电流，高
[6]
条件
V
IL
= V
SS
V
IL
= V
DD
只有AVDD
所有VDD引脚除外AVDD
输出装@ 100 MHz的
输出负载@ 200 MHz的
分钟。
–
–
–
–
–
–
–
12
典型值。
–
–
5
–
270
300
4
15
马克斯。
–100
100
10
7
–
–
–
18
单位
A
A
mA
mA
mA
pF
PLL电源电流
静态电源电流
动态电源电流
输入引脚电容
输出阻抗
AC电气规格
(V
DD
= 2.5V ±5％ ，T
A
= -40 ° C至+ 85°C ）
[7]
描述
VCO频率
输入频率
÷2
反馈
÷4
反馈
÷8
反馈
旁路模式（ PLL_EN = 0 ）
f
refDC
V
PP
V
CMR
t
r
, t
f
f
最大
输入占空比
峰峰值输入电压
共模范围
[8]
TCLK输入上升/下降时间
最大输出频率
LVPECL
LVPECL
0.7V至1.7V
÷2
产量
÷4
产量
÷8
产量
DC
t
r
, t
f
t
(φ)
t
SK （ O）
t
PLZ ， HZ
t
PZL ，ZH
BW
输出占空比
输出上升/下降时间
传播延迟（静态相
偏移量）
输出至输出扭曲
输出禁止时间
输出使能时间
PLL的闭环带宽
(–3dB)
周期到周期抖动
周期抖动
I / O的相位抖动
最大PLL锁定时间
÷2
反馈
÷4
反馈
÷8
反馈
t
JIT （ CC ）
t
JIT （ PER ）
t
JIT （ φ ）
t
LOCK
同频
多频
同频
多频
f
最大
< 100兆赫
f
最大
> 100兆赫
0.6V至1.8V
TCLK到FB_IN
PCLK到FB_IN
条件
分钟。
200
100
50
25
0
25
500
1.2
–
100
50
25
47.5
45
0.1
–100
–100
–
–
–
–
–
–
–
–
–
–
–
–
典型值。
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
–
2.2
0.85
0.6
–
–
–
–
175
–
马克斯。
380
190
95
47.5
200
75
1000
V
DD
– 0.6
1.0
190
95
47.5
52.5
55
1.0
100
100
150
10
10
–
–
–
150
250
100
175
–
1
ps
ms
ps
ps
ps
ns
ns
兆赫
ns
ps
%
%
mV
V
ns
兆赫
单位
兆赫
兆赫
注意事项：
7. AC特点，适用于50Ω到V并行输出端接
TT
。参数是通过表征保证，不是100 ％测试。
8. V
CMR
交流（AC）的差分输入信号的交叉点。当交叉点是V内获得正常交流操作
CMR
范围和输入回转
位于内伏
PP
（ AC）特定连接的阳离子。违反第五
CMR
或V
PP
影响静态相位偏移T（ φ ） 。
文件编号： 38-07475修订版**
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