CY29350
2.5 V或3.3 V ， 200 - MHz的，
9路输出时钟驱动器
2.5 V或3.3 V ， 200 - MHz时， 9路输出时钟驱动器
特点
■
■
■
■
■
■
■
■
■
■
■
■
■
■
功能说明
该CY29350是一款低电压高性能的200 MHz的
基于PLL的时钟驱动器专为高速时钟
分发应用。
该CY29350特色的Xtal和LVCMOS的参考时钟输入
并且提供了在四个存储体1 ，1，2进行分配9输出，并
5输出。 A银行通过2个或4 ，而把VCO输出
其他银行除以4或8％ SEL （ A：D ）设置，请参阅。这些
除法器允许输出到16的输入的比例： 1,8 ：1,4 ： 1和2： 1 。
每个LVCMOS兼容的输出可以驱动50
系列或
并行端接的传输线。串联端接
输电线路，每路输出可驱动一个或两个的痕迹让
该装置的1点18的有效的扇出。
PLL被确保稳定因为VCO的构成为
在200兆赫到500兆赫运行。这允许一个宽范围的
输出频率从25 MHz到200 MHz的。内部VCO
在输入的参考时钟由设置的倍数运行
反馈分频器，看
表1中。
当PLL_EN为低时， PLL被旁路和参考时钟
直接送入输出分频器。这个模式是完全静态的和
最小输入时钟频率规范并不适用。
输出频率范围： 25 MHz至200 MHz的
输入频率范围： 6.25 MHz至31.25 MHz的
2.5 V或3.3 V工作电压
斯普利特2.5 V / 3.3 V输出
±2.5 ％最大输出占空比变化
九时钟输出：驱动多达18时钟线
两个参考时钟输入：XTAL或LVCMOS
150 ps的最大输出输出扭曲
锁相环（PLL）的旁路模式
流传意识到
输出使能/禁用
与MPC9350引脚兼容
工业温度范围： -40°C至+85°C
32引脚1.0毫米TQFP封装
框图
拉美经济体系
PLL_EN
REF_SEL
TCLK
XIN
XOUT
OSC
相
探测器
VCO
200 -
500MHz
QA
LPF
FB_SEL
SELB
SELC
QB
QC0
QC1
SELD
QD0
QD1
QD2
QD3
QD4
OE ＃
赛普拉斯半导体公司
文件编号： 38-07474牧师* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年4月12日
[+ ]反馈
CY29350
目录
引脚配置................................................ ............. 3
引脚定义................................................ .................. 4
绝对最大条件....................................... 5
DC电气规格............................................ 6
DC电气规格............................................ 6
AC电气规格............................................ 7
AC电气规格............................................ 8
订购信息................................................ ...... 10
订购代码定义......................................... 10
封装图纸和尺寸................................. 10
与缩略语................................................. ....................... 11
文档约定................................................ 11
计量单位............................................... ........ 11
文档历史记录页............................................... .. 12
销售，解决方案和法律信息...................... 13
全球销售和设计支持....................... 13
产品................................................. ................... 13
的PSoC解决方案................................................ ......... 13
文件编号： 38-07474牧师* C
分页： 13 2
[+ ]反馈
CY29350
引脚德网络nitions
[1]
针
8
9
30
28
26
22, 24
12, 14, 16, 18, 20
2
10
31
32
3, 4, 5, 6
27
23
15, 19
1
11
7
13, 17, 21, 25, 29
XIN
TCLK
QA
QB
QC （1： 0）
量子点（4 ：0）
FB_SEL
OE ＃
PLL_EN
REF_SEL
SEL （ A：D ）
VDDQB
VDDQC
VDDQD
AVDD
VDD
AVSS
VSS
名字
XOUT
I / O
O
I
我， PD
O
O
O
O
我， PD
我， PD
我， PU
我， PD
我， PD
供应
供应
供应
供应
供应
供应
供应
TYPE
类似物
类似物
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
VDD
VDD
VDD
VDD
VDD
地
地
描述
振荡器输出。
连接到晶体。
振荡器输入。
连接到晶体。
LVCMOS / LVTTL参考时钟输入
时钟输出A银行
时钟输出组B
时钟输出C银行
时钟输出组D
内部反馈选择输入。
SEE
表1中。
输出使能/禁止输入。
SEE
表2中。
PLL使能/禁止输入。
SEE
表2中。
参考选择输入。
SEE
表2中。
频率选择输入，银行（ A：D ） 。
SEE
表2中。
2.5 V或3.3 V电源银行B输出时钟
[2, 3]
银行C的输出时钟， 2.5 V或3.3 V电源供电
[2, 3]
2.5 V或3.3 V的电源组D输出时钟
[2, 3]
2.5 V或PLL 3.3 V电源供电
[2, 3]
2.5 V或3.3 V电源为核心，输入， A银行
输出时钟
[2, 3]
模拟地
共同点
表1.频率表
FB_SEL
0
1
表2.功能表
控制
REF_SEL
PLL_EN
OE ＃
FB_SEL
拉美经济体系
SELB
SELC
SELD
默认
0
1
0
0
0
0
0
0
0
XTAL
旁路模式下， PLL禁用。输入
时钟114连接到输出分频器
输出启用
反馈分频器
32
2 （ A银行）
4 （ B组）
4 （ C银行）
4 （组D ）
8 （ B组）
8 （ C银行）
8 （银行D）
1
TCLK
使能PLL 。压控振荡器的输出连接到
输出分频器
输出禁用（三态）
反馈分频器
16
4 （ A银行）
反馈分频器
32
16
VCO
输入时钟* 32
输入时钟* 16
输入频率范围
（ AVDD = 3.3 V ）
6.25 MHz到15.625 MHz的
12.5 MHz至31.25 MHz的
输入频率范围
（ AVDD = 2.5 V）
6.25 MHz到11.875 MHz的
12.5 MHz至23.75 MHz的
笔记
1. PU =内部上拉， PD =内部上拉下来。
2. 0.1F旁路电容应尽可能靠近每个电源正极引脚（ < 0.2“ ） 。如果这些旁路电容不能靠近引脚的高
频率滤波特性将通过迹线的引线电感被取消。
3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQB ， VDDQC和VDDQD输出电源引脚为高。
文件编号： 38-07474牧师* C
第13 4
[+ ]反馈
QQ：2880707522 复制
