CY29350
2.5V或3.3V ， 200 MHz时， 9路输出时钟驱动器
特点
输出频率范围： 25 MHz至200 MHz的
输入频率范围： 6.25 MHz至31.25 MHz的
2.5V或3.3V操作
拆分2.5V / 3.3V输出
±2.5 ％最大输出占空比变化
九时钟输出：驱动多达18时钟线
两个参考时钟输入：XTAL或LVCMOS
150 ps的最大输出输出扭曲
锁相环（PLL）的旁路模式
流传意识到
输出使能/禁用
与MPC9350引脚兼容
工业温度范围： -40 ° C至+ 85°C
32引脚1.0毫米TQFP封装
功能说明
该CY29350是一款低电压高性能的200 MHz的
基于PLL的时钟驱动器专为高速时钟distri-
bution应用。
该CY29350特色的Xtal和LVCMOS的参考时钟
输入，并提供四家银行的1分区9输出，
1 ，2和5的输出。 A银行通过2个或4分的VCO输出
而其他银行的4分或8％ SEL （ A：D ）的设置，
见。这些分频器允许输出到16的输入的比例： 1,8 ：1，
4：1，和2： 1 。每个LVCMOS兼容输出可驱动50Ω
串联或并联端接的传输线。对于系列
端接传输线，每路输出可驱动一个或
两条曲线给设备的1:18有效的扇出。
PLL被确保稳定因为VCO的构成为
在200兆赫到500兆赫运行。这允许一个宽范围
从25兆赫至200兆赫的输出频率。内部
压控振荡器的输入端的参考时钟由设置的倍数运行
反馈分频器，看
表1中。
当PLL_EN为低时， PLL被旁路和参考
时钟直接提供输出分频器。这个模式是完全静态的
和最小的输入时钟频率指定不
适用。
框图
引脚配置
拉美经济体系
PLL_EN
REF_SEL
PLL_EN
TCLK
VSS
XIN
XOUT
32
31
30
29
28
27
26
25
OSC
相
探测器
VCO
200 -
500MHz
÷2 / ÷4
QA
AVDD
FB _S 左
性S E LA
性S E LB
SE LC
SE LD
A V SS
XO ü牛逼
1
2
3
4
5
6
7
8
24
23
22
21
20
19
18
17
QC0
VD Q
QC1
VS S
QD0
VD Q D
QD1
VS S
LPF
÷16 / ÷32
FB_SEL
SELB
SELC
÷4 / ÷8
QB
29350
÷4 / ÷8
QC0
QC1
9
10
11
12
13
14
QD3
15
VDDQD
OE ＃
QD4
VSS
÷4 / ÷8
SELD
QD0
QD1
QD2
QD3
QD4
OE ＃
赛普拉斯半导体公司
文件编号： 38-07474修订版**
3901北一街
圣荷西
,
CA 95134
VDD
QD2
XIN
16
VSS
QA
QB
REF_SEL
TCLK
VDDQB
408-943-2600
修订后的2004年7月26日
CY29350
引脚德网络nitions
[1]
针
8
9
30
28
26
22, 24
12, 14, 16, 18, 20
2
10
31
32
3, 4, 5, 6
27
23
15, 19
1
11
7
13, 17, 21, 25, 29
XIN
TCLK
QA
QB
QC （1： 0）
量子点（4 ：0）
FB_SEL
OE ＃
PLL_EN
REF_SEL
SEL （ A：D ）
VDDQB
VDDQC
VDDQD
AVDD
VDD
AVSS
VSS
名字
XOUT
I / O
O
I
我， PD
O
O
O
O
我， PD
我， PD
我， PU
我， PD
我， PD
供应
供应
供应
供应
供应
供应
供应
TYPE
类似物
类似物
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
LVCMOS
VDD
VDD
VDD
VDD
VDD
地
地
描述
振荡器输出。
连接到晶体。
振荡器输入。
连接到晶体。
LVCMOS / LVTTL参考时钟输入
时钟输出A银行
时钟输出组B
时钟输出C银行
时钟输出组D
内部反馈选择输入。
SEE
表1中。
输出使能/禁止输入。
SEE
表2中。
PLL使能/禁止输入。
SEE
表2中。
参考选择输入。
SEE
表2中。
频率选择输入，银行（ A：D ） 。
SEE
表2中。
2.5V或3.3V电源对银行B输出时钟
[2,3]
2.5V或3.3V电源对银行C的输出时钟
[2,3]
2.5V或3.3V的电源组D输出时钟
[2,3]
2.5V或3.3V的电源PLL
[2,3]
2.5V或3.3V电源为核心，投入和银行A输出
时钟
[2,3]
模拟地
共同点
表1.频率表
FB_SEL
0
1
表2.功能表
控制
REF_SEL
PLL_EN
OE ＃
FB_SEL
拉美经济体系
SELB
SELC
SELD
默认
0
1
0
0
0
0
0
0
0
XTAL
旁路模式下， PLL禁用。输入
时钟114连接到输出分频器
输出启用
反馈分频器
÷
32
÷
2 （ A银行）
÷
4 （ B组）
÷
4 （ C银行）
÷
4 （组D ）
÷
8 （ B组）
÷
8 （ C银行）
÷
8 （银行D）
1
TCLK
使能PLL 。压控振荡器的输出连接到
输出分频器
输出禁用（三态）
反馈分频器
÷
16
÷
4 （ A银行）
反馈分频器
÷32
÷16
VCO
输入时钟* 32
输入时钟* 16
输入频率范围
（ AVDD = 3.3V ）
6.25 MHz到15.625 MHz的
12.5 MHz至31.25 MHz的
输入频率范围
（ AVDD = 2.5V ）
6.25 MHz到11.875 MHz的
12.5 MHz至23.75 MHz的
注意事项：
1. PU =内部上拉， PD =内部上拉下来。
2.一个0.1μF的旁路电容应尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQB ， VDDQC和VDDQD输出电源的更高
销。
文件编号： 38-07474修订版**
第2 7
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