【CY293502.5V或3.3V ， 200 MHz时， 9路输出时钟驱动器特点输出频率范围： 25】,IC型号CY29350,CY29350 PDF资料,CY29350经销商,ic,电子元器件-51电子网

CY29350

2.5V或3.3V ， 200 MHz时， 9路输出时钟驱动器

特点

输出频率范围： 25 MHz至200 MHz的

输入频率范围： 6.25 MHz至31.25 MHz的

2.5V或3.3V操作

拆分2.5V / 3.3V输出

±2.5 ％最大输出占空比变化

九时钟输出：驱动多达18时钟线

两个参考时钟输入：XTAL或LVCMOS

150 ps的最大输出输出扭曲

锁相环（PLL）的旁路模式

流传意识到

输出使能/禁用

与MPC9350引脚兼容

工业温度范围： -40 ° C至+ 85°C

32引脚1.0毫米TQFP封装

功能说明

该CY29350是一款低电压高性能的200 MHz的

基于PLL的时钟驱动器专为高速时钟distri-

bution应用。

该CY29350特色的Xtal和LVCMOS的参考时钟

输入，并提供四家银行的1分区9输出，

1 ，2和5的输出。 A银行通过2个或4分的VCO输出

而其他银行的4分或8％ SEL （ A：D ）的设置，

见。这些分频器允许输出到16的输入的比例： 1,8 ：1，

4：1，和2： 1 。每个LVCMOS兼容输出可驱动50Ω

串联或并联端接的传输线。对于系列

端接传输线，每路输出可驱动一个或

两条曲线给设备的1:18有效的扇出。

PLL被确保稳定因为VCO的构成为

在200兆赫到500兆赫运行。这允许一个宽范围

从25兆赫至200兆赫的输出频率。内部

压控振荡器的输入端的参考时钟由设置的倍数运行

反馈分频器，看

表1中。

当PLL_EN为低时， PLL被旁路和参考

时钟直接提供输出分频器。这个模式是完全静态的

和最小的输入时钟频率指定不

适用。

框图

引脚配置

拉美经济体系

PLL_EN

REF_SEL

PLL_EN

TCLK

VSS

XIN

XOUT

OSC

相

探测器

VCO

200 -

500MHz

÷2 / ÷4

AVDD

FB _S 左

性S E LA

性S E LB

SE LC

SE LD

A V SS

XO ü牛逼

QC0

VD Q

QC1

VS S

QD0

VD Q D

QD1

VS S

LPF

÷16 / ÷32

FB_SEL

SELB

SELC

÷4 / ÷8

29350

÷4 / ÷8

QC0

QC1

QD3

VDDQD

OE ＃

QD4

VSS

÷4 / ÷8

SELD

QD0

QD1

QD2

QD3

QD4

OE ＃

赛普拉斯半导体公司

文件编号： 38-07474修订版**

3901北一街

圣荷西

CA 95134

VDD

QD2

XIN

VSS

REF_SEL

TCLK

VDDQB

408-943-2600

修订后的2004年7月26日

CY29350

引脚德网络nitions

[1]

针

22, 24

12, 14, 16, 18, 20

3, 4, 5, 6

15, 19

13, 17, 21, 25, 29

XIN

TCLK

QC （1： 0）

量子点（4 ：0）

FB_SEL

OE ＃

PLL_EN

REF_SEL

SEL （ A：D ）

VDDQB

VDDQC

VDDQD

AVDD

VDD

AVSS

VSS

名字

XOUT

I / O

我， PD

我， PU

我， PD

供应

TYPE

类似物

LVCMOS

VDD

地

描述

振荡器输出。

连接到晶体。

振荡器输入。

连接到晶体。

LVCMOS / LVTTL参考时钟输入

时钟输出A银行

时钟输出组B

时钟输出C银行

时钟输出组D

内部反馈选择输入。

SEE

表1中。

输出使能/禁止输入。

SEE

表2中。

PLL使能/禁止输入。

SEE

表2中。

参考选择输入。

SEE

表2中。

频率选择输入，银行（ A：D ）。

SEE

表2中。

2.5V或3.3V电源对银行B输出时钟

[2,3]

2.5V或3.3V电源对银行C的输出时钟

[2,3]

2.5V或3.3V的电源组D输出时钟

[2,3]

2.5V或3.3V的电源PLL

[2,3]

2.5V或3.3V电源为核心，投入和银行A输出

时钟

[2,3]

模拟地

共同点

表1.频率表

FB_SEL

表2.功能表

控制

REF_SEL

PLL_EN

OE ＃

FB_SEL

拉美经济体系

SELB

SELC

SELD

默认

XTAL

旁路模式下， PLL禁用。输入

时钟114连接到输出分频器

输出启用

反馈分频器

2 （ A银行）

4 （ B组）

4 （ C银行）

4 （组D ）

8 （ B组）

8 （ C银行）

8 （银行D）

TCLK

使能PLL 。压控振荡器的输出连接到

输出分频器

输出禁用（三态）

反馈分频器

4 （ A银行）

反馈分频器

÷32

÷16

VCO

输入时钟* 32

输入时钟* 16

输入频率范围

（ AVDD = 3.3V ）

6.25 MHz到15.625 MHz的

12.5 MHz至31.25 MHz的

输入频率范围

（ AVDD = 2.5V ）

6.25 MHz到11.875 MHz的

12.5 MHz至23.75 MHz的

注意事项：

1. PU =内部上拉， PD =内部上拉下来。

2.一个0.1μF的旁路电容应尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚的

高频滤波特性将通过迹线的引线电感被取消。

3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQB ， VDDQC和VDDQD输出电源的更高

销。

文件编号： 38-07474修订版**

第2 7

CY29350

绝对最大条件

参数

OUT

ESD

FIT

参数

DDA

DDQ

OUT

描述

直流电源电压

直流工作电压

直流输入电压

直流输出电压

输出端接电压

闭锁抗扰度

电源的纹波

温度，贮藏

温度，工作环境

温度，结

耗散，结到外壳

耗散，结到环境

ESD保护（人体模型）

故障时间

描述

输入电压，低

输入电压，高

输出电压，低

[4]

输出电压，高

[4]

输入电流，低

[5]

输入电流，高

[5]

PLL电源电流

静态电源电流

动态电源电流

输入引脚电容

输出阻抗

条件

实用

相对于V

实用

纹波频率< 100千赫

非官能

实用

生产测试

条件

LVCMOS

= 15毫安

= -15mA

= V

只有AVDD

所有VDD引脚除外AVDD

输出装@ 100 MHz的

输出负载@ 200 MHz的

分钟。

–

1.7

–

1.8

–

分钟。

–0.3

2.375

–0.3

200

–65

–40

150

+150

+85

+150

105

典型值。

–

180

210

马克斯。

0.7

+0.3

0.6

–

–100

100

–

马克斯。

5.5

3.465

+ 0.3

单位

MVP -P

°C

° C / W

伏

PPM

单位

2000

DC电气规格

= 2.5V ±5％，T

= -40 ° C至+ 85°C ）

DC电气规格

= 3.3V ±5％，T

= -40 ° C至+ 85°C ）

参数

DDA

DDQ

OUT

描述

输入电压，低

输入电压，高

输出电压，低

[4]

输出电压，高

[4]

输入电流，低

[5]

输入电流，高

[5]

PLL电源电流

静态电源电流

动态电源电流

输入引脚电容

输出阻抗

条件

LVCMOS

= 24毫安

= 12毫安

= -24毫安

= V

只有AVDD

所有VDD引脚除外AVDD

输出装@ 100 MHz的

输出负载@ 200 MHz的

分钟。

–

2.0

–

2.4

––

–

典型值。

–

270

300

马克斯。

0.8

+0.3

0.55

0.30

–

–100

100

–

单位

注意事项：

4.驾驶一个并行端接50Ω传输线V的终止电压

。另外，每路输出可驱动两个串联50Ω端接

传输线。

5.输入有上拉或下拉影响输入电流的电阻。

文件编号： 38-07474修订版**

第3页7

CY29350

AC电气规格

= 2.5V ±5％，T

= -40 ° C至+ 85°C ）

[6]

参数

VCO

描述

VCO频率

输入频率

÷16

反馈

÷32

反馈

旁路模式（ PLL_EN = 0 ）

XTAL

refDC

, t

最大

晶体振荡器频率

输入占空比

TCLK输入上升/下降时间

最大输出频率

0.7V至1.7V

÷2

产量

÷4

产量

÷8

产量

, t

SK （ O）

PLZ ， HZ

PZL ，ZH

JIT （ CC ）

JIT （ PER ）

LOCK

输出占空比

输出上升/下降时间

输出至输出扭曲

输出禁止时间

输出使能时间

PLL的闭环带宽（ -3dB ）

÷16

反馈

÷32

反馈

周期到周期抖动

周期抖动

最大PLL锁定时间

同频

多频

同频

多频

最大

< 100兆赫

最大

> 100兆赫

0.6V至1.8V

条件

分钟。

200

12.5

6.25

–

100

47.5

0.1

–

典型值。

–

0.7 - 0.9

0.6 - 0.8

–

马克斯。

380

23.75

11.87

200

23.75

1.0

190

47.5

52.5

1.0

150

–

150

250

100

175

兆赫

单位

兆赫

AC电气规格

= 3.3V ±5％，T

= -40 ° C至+ 85°C ）

[6]

参数

VCO

描述

VCO频率

输入频率

条件

÷16

反馈

÷32

反馈

旁路模式（ PLL_EN = 0 ）

分钟。

200

12.5

6.25

典型值。

–

马克斯。

500

31.25

15.625

200

1.0

200

125

62.5

52.5

1.0

150

350

单位

兆赫

XTAL

refDC

, t

最大

晶体振荡器频率

输入占空比

TCLK输入上升/下降时间

最大输出频率

0.8V至2.0V

÷2

产量

÷4

产量

÷8

产量

兆赫

–

100

47.5

0.1

–

, t

SK （ O）

TSK （ B）

PLZ ， HZ

PZL ，ZH

输出占空比

输出上升/下降时间

输出至输出扭曲

银行对银行斜

输出禁止时间

输出使能时间

最大

< 100兆赫

最大

> 100兆赫

0.8V至2.4V

银行在相同的电压

银行在不同的电压

注意：

6. AC特点，适用于50Ω到V并行输出端接

。参数是通过表征保证，不是100 ％测试。

文件编号： 38-07474修订版**

第4 7

CY29350

AC电气规格

= 3.3V ±5％，T

= -40 ° C至+ 85°C ）（续）

[6]

参数

JIT （ CC ）

JIT （ PER ）

LOCK

描述

PLL的闭环带宽

(–3dB)

周期到周期抖动

周期抖动

最大PLL锁定时间

ZO = 50欧姆

= 50欧姆

条件

÷16

反馈

÷32

反馈

同频

多频

同频

多频

分钟。

–

ZO = 50欧姆

典型值。

0.7 – 0.9

0.6 – 0.8

–

马克斯。

–

150

250

100

150

单位

兆赫

脉冲

发电机

Z = 50欧姆

= 50欧姆

VTT

对于V图1. AC测试参考

= 3.3V / 2.5V

VDD

VDD/2

GND

DC = TP / T0 ×100％

图2.输出占空比（ DC ）

VDD

VDD/2

GND

VDD

VDD/2

SK （ O）

GND

图3.输出至输出偏斜，T

SK （ O）

表3.建议的晶振参数

特征

频率容差

频率温度稳定性

老化

负载电容

等效串联电阻

符号

ESR

–10 +60C)

前三年@ 25℃

晶振的额定负载

条件

民

–

典型值

–

最大

±100

±00

–

单位

PPM

PPM /年

订购信息

产品型号

CY29350AI

CY29350AIT

32引脚TQFP

32引脚TQFP - 带和卷轴

套餐类型

产品流程

工业， -40 ° C至+ 85°C

工业， -40 ° C至85°C

文件编号： 38-07474修订版**

第5页第7

CY29350

2.5 V或3.3 V ， 200 - MHz的，

9路输出时钟驱动器

2.5 V或3.3 V ， 200 - MHz时， 9路输出时钟驱动器

特点

■

功能说明

该CY29350是一款低电压高性能的200 MHz的

基于PLL的时钟驱动器专为高速时钟

分发应用。

该CY29350特色的Xtal和LVCMOS的参考时钟输入

并且提供了在四个存储体1 ，1，2进行分配9输出，并

5输出。 A银行通过2个或4 ，而把VCO输出

其他银行除以4或8％ SEL （ A：D ）设置，请参阅。这些

除法器允许输出到16的输入的比例： 1,8 ：1,4 ： 1和2： 1 。

每个LVCMOS兼容的输出可以驱动50

系列或

并行端接的传输线。串联端接

输电线路，每路输出可驱动一个或两个的痕迹让

该装置的1点18的有效的扇出。

PLL被确保稳定因为VCO的构成为

在200兆赫到500兆赫运行。这允许一个宽范围的

输出频率从25 MHz到200 MHz的。内部VCO

在输入的参考时钟由设置的倍数运行

反馈分频器，看

表1中。

当PLL_EN为低时， PLL被旁路和参考时钟

直接送入输出分频器。这个模式是完全静态的和

最小输入时钟频率规范并不适用。

输出频率范围： 25 MHz至200 MHz的

输入频率范围： 6.25 MHz至31.25 MHz的

2.5 V或3.3 V工作电压

斯普利特2.5 V / 3.3 V输出

±2.5 ％最大输出占空比变化

九时钟输出：驱动多达18时钟线

两个参考时钟输入：XTAL或LVCMOS

150 ps的最大输出输出扭曲

锁相环（PLL）的旁路模式

流传意识到

输出使能/禁用

与MPC9350引脚兼容

工业温度范围： -40°C至+85°C

32引脚1.0毫米TQFP封装

框图

拉美经济体系

PLL_EN

REF_SEL

TCLK

XIN

XOUT

OSC

相

探测器

VCO

200 -

500MHz

LPF

FB_SEL

SELB

SELC

QC0

QC1

SELD

QD0

QD1

QD2

QD3

QD4

OE ＃

赛普拉斯半导体公司

文件编号： 38-07474牧师* C

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2011年4月12日

[+ ]反馈

CY29350

引脚配置................................................ ............. 3

引脚定义................................................ .................. 4

绝对最大条件....................................... 5

DC电气规格............................................ 6

AC电气规格............................................ 7

AC电气规格............................................ 8

订购信息................................................ ...... 10

订购代码定义......................................... 10

封装图纸和尺寸................................. 10

与缩略语................................................. ....................... 11

文档约定................................................ 11

计量单位............................................... ........ 11

文档历史记录页............................................... .. 12

销售，解决方案和法律信息...................... 13

全球销售和设计支持....................... 13

产品................................................. ................... 13

的PSoC解决方案................................................ ......... 13

文件编号： 38-07474牧师* C

分页： 13 2

[+ ]反馈

CY29350

引脚配置

REF_SEL

PLL_EN

TCLK

VSS

VDDQB

VSS

AVDD

FB_SEL

拉美经济体系

SELB

SELC

SELD

AVSS

XOUT

CY29350

QC0

VDDQC

QC1

VSS

QD0

VDDQD

QD1

VSS

文件编号： 38-07474牧师* C

XIN

OE ＃

VDD

QD4

VSS

QD3

VDDQD

QD2

第13 3

[+ ]反馈

CY29350

引脚德网络nitions

[1]

针

22, 24

12, 14, 16, 18, 20

3, 4, 5, 6

15, 19

13, 17, 21, 25, 29

XIN

TCLK

QC （1： 0）

量子点（4 ：0）

FB_SEL

OE ＃

PLL_EN

REF_SEL

SEL （ A：D ）

VDDQB

VDDQC

VDDQD

AVDD

VDD

AVSS

VSS

名字

XOUT

I / O

我， PD

我， PU

我， PD

供应

TYPE

类似物

LVCMOS

VDD

地

描述

振荡器输出。

连接到晶体。

振荡器输入。

连接到晶体。

LVCMOS / LVTTL参考时钟输入

时钟输出A银行

时钟输出组B

时钟输出C银行

时钟输出组D

内部反馈选择输入。

SEE

表1中。

输出使能/禁止输入。

SEE

表2中。

PLL使能/禁止输入。

SEE

表2中。

参考选择输入。

SEE

表2中。

频率选择输入，银行（ A：D ）。

SEE

表2中。

2.5 V或3.3 V电源银行B输出时钟

[2, 3]

银行C的输出时钟， 2.5 V或3.3 V电源供电

[2, 3]

2.5 V或3.3 V的电源组D输出时钟

[2, 3]

2.5 V或PLL 3.3 V电源供电

[2, 3]

2.5 V或3.3 V电源为核心，输入， A银行

输出时钟

[2, 3]

模拟地

共同点

表1.频率表

FB_SEL

表2.功能表

控制

REF_SEL

PLL_EN

OE ＃

FB_SEL

拉美经济体系

SELB

SELC

SELD

默认

XTAL

旁路模式下， PLL禁用。输入

时钟114连接到输出分频器

输出启用

反馈分频器

2 （ A银行）

4 （ B组）

4 （ C银行）

4 （组D ）

8 （ B组）

8 （ C银行）

8 （银行D）

TCLK

使能PLL 。压控振荡器的输出连接到

输出分频器

输出禁用（三态）

反馈分频器

4 （ A银行）

反馈分频器

VCO

输入时钟* 32

输入时钟* 16

输入频率范围

（ AVDD = 3.3 V ）

6.25 MHz到15.625 MHz的

12.5 MHz至31.25 MHz的

输入频率范围

（ AVDD = 2.5 V）

6.25 MHz到11.875 MHz的

12.5 MHz至23.75 MHz的

笔记

1. PU =内部上拉， PD =内部上拉下来。

2. 0.1F旁路电容应尽可能靠近每个电源正极引脚（ < 0.2“ ）。如果这些旁路电容不能靠近引脚的高

频率滤波特性将通过迹线的引线电感被取消。

3. AVDD和VDD端子必须连接到电源电平为至少等于或大于VDDQB ， VDDQC和VDDQD输出电源引脚为高。

文件编号： 38-07474牧师* C

第13 4

[+ ]反馈

CY29350

绝对最大条件

参数

OUT

ESD

FIT

描述

直流电源电压

直流工作电压

直流输入电压

直流输出电压

输出端接电压

闭锁抗扰度

电源的纹波

温度，贮藏

温度，工作环境

温度，结

耗散，结到外壳

耗散，结到环境

ESD保护（人体模型）

故障时间

条件

实用

相对于V

实用

纹波频率< 100千赫

非官能

实用

生产测试

民

–0.3

2.375

–0.3

–

200

–

–65

–40

–

2000

最大

5.5

3.465

+ 0.3

–

150

+150

+85

+150

105

–

单位

MVP -P

°C

° C / W

伏

PPM

文件编号： 38-07474牧师* C

第13个5

[+ ]反馈