CY28443-3
时钟发生器为Intel Calistoga的芯片组
特点
符合英特尔
CK410M
可选的CPU频率
差分时钟CPU双
100 MHz差分时钟的SRC
96 MHz差分时钟点
27 MHz的传播和非传播视频时钟
48 MHz的USB时钟
SRC时钟独立通过停止的
CLKREQ ＃ [A ： B]
95 /100- MHz的涂抹差分视频时钟。
中央处理器
SRC
PCI REF DOT96 USB_48M LCD 27M
x6
x1
x1
x1
x1
x2
x2 / x3 x5/6/7
33 MHz的PCI时钟
缓冲基准时钟14.318兆赫
低电压频率选择输入
I
2
支持C具有回读功能
最大理想利盟扩频资料
电磁干扰（EMI）的减少
3.3V电源
56引脚SSOP / TSSOP封装
框图
XIN
XOUT
SEL_CLKREQ
PCI_STP ＃
CPU_STP ＃
CLKREQ [A ： B] ＃
ITP_SEL
FS [C ： A]
14.318M
Hz
水晶
PLL参考
VDD
REF1
IREF
VDD
CPUT [0：1 ]
CPUC [ 0 ： 1 ]
VDD
CPUT2_ITP/SRCT11
CPUC2_ITP/SRCC11
VDD
SRCT （ [2： 5]，[ 8： 9]）
SRCC （ [2： 5]，[ 8： 9]）
VDD
PCI [3： 5]
VDD_PCI
PCIF [0：1 ]
VDD
SRCT0/100M
T_SST
SRCC0/100M
C_SST
VDD48
27MSpread
VDD48
DOT96T
DOT96C
VDD48
48M
27M
PLL
VTT_PWRGD ＃ / PD
SDATA
SCLK
I2C
逻辑
引脚配置
VDD
VSS
PCI3
PCI4
PCI5 / FCT_SEL1
VSS
VDD
ITP_SEL / PCIF0
PCIF1
VTT ＃ / PD
VDD
FSA / 48M
VSS
DOT96T / 27M非扩展
DOT96C / 27M_25M蔓延
FSB
SRCT0 / 100MT_SST
SRCC0 / 100MC_SST
SRCT2
SRCC2
VDD
SRCT3
SRCC3
SRCT4
SRCC4
SRCT5 _SATA
SRCC5_SATA
VDD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
PCI2 / SEL_CLKREQ
PCI_STP ＃
CPU_STP ＃
FSC
REF1/FCTSEL0
VSS
XIN
XOUT
VDD
SDATA
SCLK
VSS
CPUT0
CPUC0
VDD
CPUT1
CPUC1
IREF
VSS
VDD
CPUT2_ITP/SRCT11
CPUC2_ITP/SRCC11
VDD
SRCT9 / CLKREQ9
SRCC9 / CLKREQ8
SRCT8
SRCC8
VSS
中央处理器
PLL
分频器
LVDS
PLL
FCTSEL1
分频器
固定
PLL
分频器
分频器
VDD48
27MNon-spread
1.0版， 2006年11月20日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
CY28443-3
第23页1
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CY28443-3
引脚说明
PIN号
1 ， 7 ， 11 ， 21 ， VDD
28, 34, 42, 48
2, 6, 13, 29,
45, 51
3,4
5
VSS
PCI [3： 4]
PCI5/FCTSEL1
名字
TYPE
PWR
GND
3.3V电源。
地面上。
描述
O， SE
33 - MHz时钟。
O， SE
33 - MHz时钟/ 3.3 LVTTL输入用于选择引脚14 ， 15 （ DOT96 [T / C ] ，
PD
27M -非扩散和蔓延）和引脚17,18 （ SRC [T / C ] 0或100M [T / C ] _SST ）
（采样到VTT_PWRGD ＃断言） 。
FCTSEL1 FCTSEL0 PIN码14
引脚15
0
0
DOT96T
DOT96C
0
1
DOT96T
DOT96C
1
0
27M_non传播27M_Spread
1
1
关低
待定
PIN码17
100MT_SST
SRCT0
SRCT0
SRCT0
18 PIN
100MC_SST
SRCC0
SRCC0
SRCC0
8
ITP_SEL/PCIF0
I / O， SE
3.3V LVTTL输入，使SRC [T / C ] 11or CPU [T / C ] 2_ITP / 33 - MHz时钟
输出。
（采样到VTT_PWRGD ＃断言） 。
1 = CPU_ITP ，0 = SRC11
I / O， SE
33 - MHz时钟。
我， PU
3.3V LVTTL输入。
此引脚用于锁存FS电平敏感频闪[C ： A] ，
ITP_SEL ， FCTSEL [1： 0]， SEL_CLKREQ ＃ 。后VTT_PWRGD ＃ （低电平有效）
断言时，该引脚变为用于断言掉电实时输入（有源
HIGH ） 。
3.3V容错输入CPU的频率选择/固定48 MHz的时钟输出。
请参阅DC电气规格表Vil_FS和Vih_FS规范。
9
10
PCIF1
VTT_PWRGD ＃ / PD
12
14, 15
FSA/48M
I / O
O， DIF
固定的96 - MHz差分时钟/单端27 - MHz的时钟。
当
DOT96T/27M_non
配置为27 MHz时，仅在15引脚的时钟包含蔓延。通过选定
传播
FCTSEL [0： 1]在VTT_PWRGD ＃断言。
DOT96C/27M_Spread
FSB
SRC[T/C]0/
100M[T/C]_SST
I
3.3V容错输入CPU的频率选择。
请参阅DC电气规格表Vil_FS和Vih_FS规格
16
17,18
O， DIF
100 - MHz差分串行参考时钟/ 100 - MHz的LVDS差分
时钟。
O， DIF
100 - MHz差分串行参考时钟。
O， DIF
差分串行参考时钟。
推荐输出为SATA 。
I / O， PU
3.3V的LVTTL输入用于使指定的SRC时钟（低有效） / 100- MHz的
串行参考时钟。
默认功能是CLKREQ ＃
19,20,22,23 ， SRC [T / C ]
24,25,30,31
26,27
33,32
SRC[T/C]5_SATA
SRCT9/CLKREQ#A,
SRCC9/CLKREQ#B
36,35
CPUT2_ITP / SRCT11 ， O， DIF
可选的差分CPU / SRC时钟输出。
CPUC2_ITP/SRCC11
ITP_EN = 0 @ VTT_PWRGD ＃断言= SRC11 ，
ITP_EN = 1 @ VTT_PWRGD ＃断言= CPU2_ITP
VDDA
VSSA
IREF
CPU [T / C ] [0 ： 1 ]
SCLK
SDATA
XOUT
XIN
PWR
GND
I
3.3V电源的PLL 。
地面PLL 。
精密电阻连接到该引脚，
其连接到内部
目前的参考。
SMBus兼容SCLOCK 。
SMBus兼容SDATA 。
37
38
39
44,43,41,40
46
47
49
50
O， DIF
微分CPU时钟输出。
I
I / O
OD
I
O， SE
14.318 MHz的晶振输出。
14.318 MHz的晶振输入。
1.0版， 2006年11月20日
第23页2
CY28443-3
引脚说明
（续）
PIN号
52
名字
REF1/FCTSEL0
TYPE
描述
I / O， SE
固定14.318 MHz的时钟输出/ 3.3 LVTTL输入用于选择引脚14 ， 15
PD
（ DOT96 [T / C] ， 27M -非扩散和蔓延）和引脚17,18 （ SRC [T / C ] 0或
100M[T/C]_SST)
（采样到VTT_PWRGD ＃断言） 。
FCTSEL1 FCTSEL0 PIN码14
引脚15
0
0
DOT96T
DOT96C
0
1
DOT96T
DOT96C
1
0
27M_non传播27M_Spread
1
1
关低
待定
PIN码17
100MT_SST
SRCT0
SRCT0
SRCT0
18 PIN
100MC_SST
SRCC0
SRCC0
SRCC0
53
FSC
I / O
3.3V容错输入CPU的频率选择。
请参阅DC电气规格表VilFS_C ， VimFS_C和VihFS_C
特定网络阳离子
3.3V LVTTL输入CPU_STP ＃低电平有效。
3.3V LVTTL输入PCI_STP ＃低电平有效。
54
55
56
CPU_STP ＃
PCI_STP ＃
我， PU
我， PU
PCI2 / SEL_CLKREQ ＃ I / O， PD
固定的33 - MHz时钟输出/ 3.3V容错输入CLKREQ ＃引脚32和33
SE
选择
（采样到VTT_PWRGD ＃断言） 。
0 = CLKREQ ＃ [A ： B]功能
1 = SRC [T / C ] 9功能
表1.频率选择表FSA ， FSB和FSC
FSC
1
0
0
0
FSB
0
0
1
1
FSA
1
1
1
0
中央处理器
100兆赫
133兆赫
166兆赫
200兆赫
SRC
100兆赫
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
33兆赫
27MHz
27兆赫
27兆赫
27兆赫
27兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
DOT96
96兆赫
96兆赫
96兆赫
96兆赫
USB
48兆赫
48兆赫
48兆赫
48兆赫
频率选择引脚（ FSA ， FSB和FSC ）
主时钟频率的选择是通过将所获得的
适当的逻辑电平FSA ， FSB ， FSC投入之前，
VTT_PWRGD ＃断言（所看到的时钟合成器） 。
当VTT_PWRGD ＃被采样低的时钟芯片
（表示处理器VTT电压是稳定的） ，时钟芯片
样品的FSA ， FSB和FSC的输入值。对于所有的逻辑
FSA ， FSB和FSC的水平， VTT_PWRGD ＃采用
在这一次的有效低一次性功能
VTT_PWRGD ＃被采样，所有进一步的VTT_PWRGD ＃ ，
除了在测试FSA ， FSB和FSC变化将被忽略，
模式。
在上电时初始化为它们的默认设置，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表2中。
块写入和块读协议中概述
表3
而
表4
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
表2.命令代码定义
位
7
(6:0)
描述
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是
'0000000'
1.0版， 2006年11月20日
第23页3
CY28443-3
控制寄存器
字节0 ：控制寄存器0
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
名字
版权所有
版权所有
SRC[T/C]5
SRC[T/C]4
SRC[T/C]3
SRC[T/C]2
版权所有
SRC[T/C]0
/100M[T/C]_SST
描述
版权所有
版权所有
SRC [T / C ] 5输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C] 4输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C] 3输出使能
0 =禁用（三态） ， 1 =启用
SRC [T / C ] 2输出使能
0 =禁用（三态） ， 1 =启用
保留，设为= 1
SRC [T / C ] 0 / 100M [T / C ] _SST输出使能
0 =禁用（高阻） ， 1 =启用
字节1 ：控制寄存器1
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
0
名字
PCIF0
27M_nss_DOT_96[T/C]
USB_48MHz
版权所有
REF1
CPU[T/C]1
CPU[T/C]0
CPU ， SRC ， PCI ， PCIF
价差启用
PCIF0输出使能
0 =禁用， 1 =启用
27M nonspread和DOT_96 MHz的输出使能
0 =禁用（三态） ， 1 =启用
USB_48M MHz的输出使能
0 =禁用， 1 =启用
版权所有
REF1输出使能
0 =禁用， 1 =启用
CPU [T / C] 1输出使能
0 =禁用（三态） ， 1 =启用
CPU [T / C ] 0输出使能
0 =禁用（三态） ， 1 =启用
PLL1 （ CPU PLL ）扩频启用
0 =传播关，1 =铺在
描述
字节2 ：控制寄存器2
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
名字
PCI5
PCI4
PCI3
PCI2
版权所有
版权所有
CPU[T/C]2
PCIF1
PCI5输出使能
0 =禁用， 1 =启用
PCI4输出使能
0 =禁用， 1 =启用
PCI3输出使能
0 =禁用， 1 =启用
PCI2输出使能
0 =禁用， 1 =启用
版权所有
版权所有
CPU [T / C ] 2输出使能
0 =禁用（高阻） ， 1 =启用
PCIF1输出使能
0 =禁用， 1 =启用
描述
1.0版， 2006年11月20日
第23页5
QQ：2880707522 复制
