初步
CY28435
时钟发生器为英特尔的Grantsdale芯片组
特点
符合英特尔CK410
支持Intel的Prescott和Tejas的CPU
可选的CPU频率
差分时钟CPU双
100 MHz差分时钟的SRC
96 MHz差分时钟点
48 MHz的USB时钟
33 MHz的PCI时钟
动态频率控制
中央处理器
x2
SRC
x7
PCI
x9
REF
x2
DOT96
x1
USB
x2
拨号一个频
看门狗
两个独立的PLL超频
低电压频率选择输入
I
2
支持C具有回读功能
最大理想利盟扩频资料
电磁干扰（EMI）的减少
3.3V电源
56引脚SSOP和TSSOP封装
框图
引脚配置
XIN
XOUT
14.318MHz
水晶
PLL参考
VDD_RE
F
RE
F
IREF
VDD_CPU
CPUT
CPUC
中央处理器
PLL
FS_ [E ： A]
分频器
VDD_CPU
ITP_EN
VDD_SRC
SRCT
SRCC
SRC
PLL
分频器
VDD_SRC
VDD_SRC
SDATA
PLL
分频器
SRCT4_SATA
SRCC4_SATA
VDD_48Mhz
FIX
PLL
分频器
DOT96T
DOT96C
VDD_48
VTTPWR_GD ＃ / PD
USB
VDD_PCI
PCI
VDD_PCI
VSS_PCI
DF2/PCI3
*FS_E/PCI4
PCI5
VSS_PCI
VDD_PCI
**DF_EN/PCIF0
**SRESET_EN/PCIF1
PCIF2
VDD_48
USB48_0
VSS_48
DOT96T
DOT96C
*FS_B/USB48_1
** VTTPWRGD ＃ / PD
** FS_A
SRCT1
SRCC1
VDD_SRC
SRCT2
SRCC2
SRCT3
SRCC3
SRCT4_SATA
SRCC4_SATA
VDD_SRC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
PCI2/DF1
PCI1/DF0
PCI0/SRESET#
REF1/**FS_C
REF0/**FS_D
VSS_REF
XIN
XOUT
VDD_REF
SDATA
SCLK
VSS_CPU
CPUT0
CPUC0
VDD_CPU
CPUT1
CPUC1
IREF
VSSA
VDDA
SRCT7
SRCC7
VDD_SRC
SRCT6
SRCC6
SRCT5
SRCC5
VSS_SRC
DF_EN
DF [2：0 ]
VDD_PCI
动态
频率
看门狗
定时器
*表示内部上拉
**表示内部下拉
CY28435
PCIF
SDATA
SCLK
I2C
逻辑
SRESET ＃
1.0版， 2006年11月20日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
第22页1
www.SpectraLinear.com
CY28435
引脚说明
PIN号
1,7
2,6
3,55,56
4
5
8
名字
VDD_PCI
VSS_PCI
DF / PCI
FS_E/PCI4
PCI
DF_EN/PCIF0
TYPE
PWR
GND
3.3V电源的输出。
地用于输出。
描述
I / O， SE
3.3V LVTTL输入，使动态频率输入/ 33 - MHz时钟输出。
I / O ， PU ，
3.3V容错输入CPU的频率选择/ 33 - MHz时钟。
SE
请参阅DC电气规格表Vil_FS和Vih_FS规范。
O， SE
33 - MHz时钟。
I / O ， SE ，
3.3V LVTTL输入，使动态频率输入/ 33 - MHz时钟输出。
PD （采样到VTT_PWRGD ＃断言） 。
1 =启用， 0 =禁用
9
10
17
SRESET_EN / PCIF I / O， SE ，
3.3V LVTTL输入使能看门狗/ 33 MHz的时钟。
1
PD 1 =启用， 0 =禁用
PCIF2
VTT_PWRGD ＃ / PD
O， SE
33 MHz的时钟。
我， PD
3.3V LVTTL输入。此引脚用于锁存FS_A电平敏感频闪，
FS_B ， FS_C ， FS_D和FS_E投入。
后VTT_PWRGD ＃ （低电平有效）断言，
该引脚变为实时输入断言断电（高电平有效） 。
3.3V电源的输出。
48 - MHz时钟输出。
3.3V容错输入CPU的频率选择。
请参阅DC电气规格表Vil_FS和Vih_FS规范。
地用于输出。
11
12
18
13
14,15
16
VDD_48
USB48_0
FS_A
VSS_48
DOT96T ， DOT96C
FS_B/USB48_1
PWR
O
我， PD
GND
O， DIF
固定的96 MHz的时钟输出。
I / O ， PU ，
3.3V容错输入CPU的频率选择/固定48 MHz的时钟输出。
SE
请参阅DC电气规格表Vil_FS和Vih_FS规范。
O， DIF
差分串行参考时钟。
输出具有的超频能力。
19,20,22,23 ， SRCT / C
24,25,30,31,
32,33,36, 35
21,28,34
26,27
29
37
38
39
42
41,40,44,43
45
46
47
48
49
50
51
52
VDD_SRC
SRC4_SATAT,
SRC4_SATAC
VSS_SRC
VDDA
VSSA
IREF
VDD_CPU
CPUT / C
VSS_CPU
SCLK
SDATA
VDD_REF
XOUT
XIN
VSS_REF
FS_D/REF0
PWR
3.3V电源的输出。
O， DIF
差分串行参考时钟。
推荐输出为SATA 。
GND
PWR
GND
I
PWR
GND
I
I / O
PWR
I
GND
地用于输出。
3.3V电源的PLL 。
地面PLL 。
精密电阻连接到该引脚，
其连接到内部
目前的参考。
3.3V电源的输出。
地用于输出。
SMBus兼容SCLOCK 。
SMBus兼容SDATA 。
3.3V电源的输出。
14.318 MHz的晶振输入。
地用于输出。
O， DIF
微分CPU时钟输出。
O， SE
14.318 MHz的晶振输出。
I / O ， SE ，
3.3V容错输入CPU的频率选择/参考时钟。
PD
请参阅DC电气规格表Vil_FS和Vih_FS规范。
1.0版， 2006年11月20日
第22页2
CY28435
引脚说明
（续）
PIN号
53
名字
FS_C/REF1
TYPE
I / O ，
PD
描述
3.3V容错输入CPU的频率选择/参考时钟。
选择测试模式，如果拉至V
IHFS_C
当VTT_PWRGD ＃为低电平。
请参阅DC电气规格表
V
ILFS_C
,V
IMFS_C
,V
IHFS_C
规范
系统蒸发散。
54
SRESET#/PCI0
O， PU
3.3V LVTTL输出看门狗复位/ 33 - MHz时钟输出。
当配置为SRESET ＃输出，该输出变为漏极开路型带
高（ >100 K）内部上拉电阻。
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
在上电时初始化为它们的默认设置，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
频率选择引脚（ FS_ [A ： E] ）
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C ， FS_D和
FS_E输入之前VTT_PWRGD ＃断言（所看到的
时钟合成器） 。当VTT_PWRGD ＃被采样为低电平
由时钟芯片（显示处理器VTT电压是稳定的） ，
时钟芯片样品FS_A ， FS_B ， FS_C ， FS_D和
FS_E输入值。对于FS_A ， FS_B ， FS_C所有的逻辑电平，
FS_D和FS_E ， VTT_PWRGD ＃采用一杆
在VTT_PWRGD ＃中，一旦一个有效的低功能有
被取样，所有进一步的VTT_PWRGD ＃ ， FS_A ， FS_B ， FS_C ，
除了在测试FS_D ，并FS_E变化将被忽略，
模式。
FS_C是一个三电平输入。当在电压大于采样
比2.1V由VTTPWRGD ＃ ，器件将进入测试模式
由上所述FS_B输入电压电平选择。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表1中。
块写入和块读协议中概述
表2
而
表3
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
输入条件
FS_D
FS_C
FS_B
FS_A
输出频率
中央处理器
SRC
SRC M
CPU PLL CPU M处理器CPU SRC PLL
SRC
SRC
分频器（不是默认允许的
齿轮
除法德发
ULT允许
齿轮
常量
范围变化的常量
范围
按用户）
DAF
DAF
(G)
FSEL_3
FSEL_2
FSEL_1
FSEL_0
（兆赫）
（兆赫）
0
0
0
0
0
0
0
1
1
1
1
1
1
1
X
X
1
0
0
0
0
1
1
1
0
0
0
0
1
1
高
高
0
0
1
1
0
0
1
0
0
1
1
0
0
1
低
高
1
1
1
0
0
0
0
1
1
1
0
0
0
0
X
X
100
133.3333333
166.6666667
200
266.6666667
333.3333333
400
100.952381
133.968254
167
200.952381
266.6666667
334
400.6451613
三态
REF / N
100
100
100
100
100
100
100
100
100
100
100
100
100
100
三态
REF / N
30
40
60
60
80
120
120
30
40
60
60
80
120
120
三态
REF / N
60
60
63
60
60
63
60
63
63
60
63
60
60
62
三态
REF / N
200
200
175
200
200
175
200
212
211
167
211
200
167
207
三态
REF / N
200 - 250
200 - 250
175 - 262
200 - 250
200 - 250
175 - 262
200 - 250
212 - 262
211 - 262
167 - 250
211 - 262
200 - 250
167 - 250
207 - 258
三态
REF / N
30
30
30
30
30
30
30
30
30
30
30
30
30
30
60
60
60
60
60
60
60
60
60
60
60
60
60
60
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 167 - 266
200 167 - 266
图1. CPU和SRC频率选择表
1.0版， 2006年11月20日
第22页3
CY28435
表1.命令代码定义
位
7
(6:0)
描述
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是
'0000000'
表2块读取和块写入协议
块写入协议
位
1
8:2
9
10
18:11
19
27:20
28
36:29
37
45:38
46
....
....
....
....
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
字节数 - 8位
（请跳过这一步，如果我
2
C_En位设置）
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节2 - 8位
感谢来自SLAVE
数据字节/从器件应答
数据字节N - 8位
感谢来自SLAVE
停止
描述
位
1
8:2
9
10
18:11
19
20
27:21
28
29
37:30
38
46:39
47
55:48
56
....
....
....
....
表3.字节读和字节写入协议
字节写入协议
位
1
8:2
9
10
18:11
19
27:20
28
29
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
数据字节 - 8位
感谢来自SLAVE
停止
描述
位
1
8:2
9
10
18:11
19
20
27:21
28
29
37:30
38
39
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
重复START
从地址 - 7位
读
感谢来自SLAVE
从机数据 - 8位
无应答
停止
字节读协议
描述
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
重复启动
从地址 - 7位
阅读= 1
感谢来自SLAVE
从奴隶字节数 - 8位
应答
数据字节1从从属 - 8位
应答
数据字节2从从属 - 8位
应答
从机的数据字节/应答
从机的数据字节N - 8位
无应答
停止
块读协议
描述
1.0版， 2006年11月20日
第22页4
初步
CY28435
时钟发生器英特尔
的Grantsdale芯片组
特点
符合英特尔
CK410
支持Intel的Prescott和Tejas的CPU
可选的CPU频率
差分时钟CPU双
100 MHz差分时钟的SRC
96 - MHz差分时钟点
48 - MHz的USB时钟
33 - MHz的PCI时钟
动态频率控制
拨号一个频
看门狗
两个独立的PLL超频
低电压频率选择输入
I
2
支持C具有回读功能
最大理想利盟扩频资料
电磁干扰（EMI）的减少
3.3V电源
56引脚SSOP和TSSOP封装
中央处理器
x2
SRC
x7
PCI
x9
REF
x2
DOT96
x1
USB
x2
框图
引脚配置
XIN
XOUT
14.318MHz
水晶
PLL参考
VDD_RE
F
RE
F
IREF
VDD_CPU
CPUT
CPUC
中央处理器
PLL
FS_ [E ： A]
分频器
VDD_CPU
ITP_EN
VDD_SRC
SRCT
SRCC
SRC
PLL
分频器
VDD_SRC
VDD_SRC
SDATA
PLL
分频器
SRCT4_SATA
SRCC4_SATA
VDD_48Mhz
FIX
PLL
分频器
DOT96T
DOT96C
VDD_48
VTTPWR_GD ＃ / PD
USB
VDD_PCI
PCI
VDD_PCI
VSS_PCI
DF2/PCI3
*FS_E/PCI4
PCI5
VSS_PCI
VDD_PCI
**DF_EN/PCIF0
**SRESET_EN/PCIF1
PCIF2
VDD_48
USB48_0
VSS_48
DOT96T
DOT96C
*FS_B/USB48_1
** VTTPWRGD ＃ / PD
** FS_A
SRCT1
SRCC1
VDD_SRC
SRCT2
SRCC2
SRCT3
SRCC3
SRCT4_SATA
SRCC4_SATA
VDD_SRC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
PCI2/DF1
PCI1/DF0
PCI0/SRESET#
REF1/**FS_C
REF0/**FS_D
VSS_REF
XIN
XOUT
VDD_REF
SDATA
SCLK
VSS_CPU
CPUT0
CPUC0
VDD_CPU
CPUT1
CPUC1
IREF
VSSA
VDDA
SRCT7
SRCC7
VDD_SRC
SRCT6
SRCC6
SRCT5
SRCC5
VSS_SRC
DF_EN
DF [2：0 ]
VDD_PCI
动态
频率
看门狗
定时器
*表示内部上拉
**表示内部下拉
CY28435
PCIF
SDATA
SCLK
I2C
逻辑
SRESET ＃
赛普拉斯半导体公司
文件编号： 38-07664牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年12月21日
初步
引脚说明
PIN号
1,7
2,6
3,55,56
4
5
8
名字
VDD_PCI
VSS_PCI
DF / PCI
FS_E/PCI4
PCI
DF_EN/PCIF0
TYPE
PWR
GND
3.3V电源的输出。
地用于输出。
描述
CY28435
I / O， SE
3.3V LVTTL输入，使动态频率输入/ 33 - MHz时钟输出。
I / O ， PU ，
3.3V容错输入CPU的频率选择/ 33 - MHz时钟。
SE
请参阅DC电气规格表Vil_FS和Vih_FS规范。
O， SE
33 - MHz时钟。
I / O ， SE ，
3.3V LVTTL输入，使动态频率输入/ 33 - MHz时钟输出。
PD （采样到VTT_PWRGD ＃断言） 。
1 =启用， 0 =禁用
9
10
17
SRESET_EN / PCIF I / O， SE ，
3.3V LVTTL输入使能看门狗/ 33 MHz的时钟。
1
PD 1 =启用， 0 =禁用
PCIF2
VTT_PWRGD ＃ / PD
O， SE
33 MHz的时钟。
我， PD
3.3V LVTTL输入。此引脚用于锁存FS_A电平敏感频闪，
FS_B ， FS_C ， FS_D和FS_E投入。
后VTT_PWRGD ＃ （低电平有效）断言，
该引脚变为实时输入断言断电（高电平有效） 。
3.3V电源的输出。
48 - MHz时钟输出。
3.3V容错输入CPU的频率选择。
请参阅DC电气规格表Vil_FS和Vih_FS规范。
地用于输出。
11
12
18
13
14,15
16
VDD_48
USB48_0
FS_A
VSS_48
DOT96T ， DOT96C
FS_B/USB48_1
PWR
O
我， PD
GND
O， DIF
固定的96 - MHz时钟输出。
I / O ， PU ，
3.3V容错输入CPU的频率选择/固定48 MHz的时钟输出。
SE
请参阅DC电气规格表Vil_FS和Vih_FS规范。
O， DIF
差分串行参考时钟。
输出具有的超频能力。
19,20,22,23 ， SRCT / C
24,25,30,31,
32,33,36, 35
21,28,34
26,27
29
37
38
39
42
41,40,44,43
45
46
47
48
49
50
51
52
VDD_SRC
SRC4_SATAT,
SRC4_SATAC
VSS_SRC
VDDA
VSSA
IREF
VDD_CPU
CPUT / C
VSS_CPU
SCLK
SDATA
VDD_REF
XOUT
XIN
VSS_REF
FS_D/REF0
PWR
3.3V电源的输出。
O， DIF
差分串行参考时钟。
推荐输出为SATA 。
GND
PWR
GND
I
PWR
GND
I
I / O
PWR
I
GND
地用于输出。
3.3V电源的PLL 。
地面PLL 。
精密电阻连接到该引脚，
其连接到内部
目前的参考。
3.3V电源的输出。
地用于输出。
SMBus兼容SCLOCK 。
SMBus兼容SDATA 。
3.3V电源的输出。
14.318 MHz的晶振输入。
地用于输出。
O， DIF
微分CPU时钟输出。
O， SE
14.318 MHz的晶振输出。
I / O ， SE ，
3.3V容错输入CPU的频率选择/参考时钟。
PD
请参阅DC电气规格表Vil_FS和Vih_FS规范。
文件编号： 38-07664牧师* B
第23页2
初步
引脚说明
（续）
PIN号
53
名字
FS_C/REF1
TYPE
I / O ，
PD
描述
CY28435
3.3V容错输入CPU的频率选择/参考时钟。
选择测试模式，如果拉至V
IHFS_C
当VTT_PWRGD ＃为低电平。
请参阅DC电气规格表
V
ILFS_C
,V
IMFS_C
,V
IHFS_C
规范
系统蒸发散。
54
SRESET#/PCI0
O， PU
3.3V LVTTL输出看门狗复位/ 33 - MHz时钟输出。
当配置为SRESET ＃输出，该输出变为漏极开路型带
高（ >100 kΩ）连接内部上拉电阻。
被取样，所有进一步的VTT_PWRGD ＃ ， FS_A ， FS_B ，
除了在FS_C ， FS_D和FS_E变化将被忽略，
测试模式。
FS_C是一个三电平输入，当在电压大于采样
比2.1V由VTTPWRGD ＃ ，器件将进入测试模式
由上所述FS_B输入电压电平选择。
频率选择引脚（ FS_ [A ： E] ）
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C ， FS_D和
FS_E输入之前VTT_PWRGD ＃断言（所看到的
时钟合成器） 。当VTT_PWRGD ＃被采样为低电平
由时钟芯片（显示处理器VTT电压是稳定的） ，
时钟芯片样品FS_A ， FS_B ， FS_C ， FS_D和
FS_E输入值。对于FS_A ， FS_B所有的逻辑电平，
FS_C ， FS_D和FS_E ， VTT_PWRGD ＃采用一杆
在VTT_PWRGD ＃中，一旦一个有效的低功能有
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
无扩频和中心扩频的CPU PLL
输入条件
FS_E
FS_D
FS_C
FS_B
FS_A
输出频率
中央处理器
SRC
CPU PLL
齿轮
不变
s
(G)
CPU M
分频器
CPU
CPU
默认允许的
范围
DAF
SRC PLL
齿轮
常量
SRC M
分频器（不
多变
按用户）
HW只FSEL_3
FS_5
（ 16字节
位5）
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
FSEL_2
FSEL_1
FSEL_0
（兆赫）
（兆赫）
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
X
X
X
X
X
X
X
X
X
0
0
0
0
0
0
0
1
1
1
1
1
1
1
0
0
0
0
0
0
0
1
1
1
1
1
1
1
0
0
0
0
0
0
0
1
1
1
0
0
0
0
1
1
1
0
0
0
0
1
1
1
0
0
0
0
1
1
1
0
0
0
0
1
1
1
0
0
0
0
1
1
1
0
0
0
1
1
0
0
1
0
0
1
1
0
0
1
0
0
1
1
0
0
1
0
0
1
1
0
0
1
0
0
1
1
0
0
1
0
0
1
1
1
0
0
0
0
1
1
1
0
0
0
0
1
1
1
0
0
0
0
1
1
1
0
0
0
0
1
1
1
0
0
0
0
1
1
100
133.3333333
166.6666667
200
266.6666667
333.3333333
400
100.952381
133.968254
167
200.952381
266.6666667
334
400.6451613
100
133.33
166.67
200
266.67
333.33
400
100.95
133.97
166.98
200.95
266.67
333.97
400.65
100
133.33
166.67
200
266.67
333.33
400
100.95
133.97
100
100
100
100
100
100
100
100
100
100
100
100
100
100
111.333333
111.333333
111.333333
111.333333
111.333333
111.333333
111.333333
111.333333
111.333333
111.333333
111.333333
111.333333
111.333333
111.333333
167
167
167
167
167
167
167
167
167
30
40
60
60
80
120
120
30
40
60
60
80
120
120
30
40
60
60
80
120
120
30
40
60
60
80
120
120
30
40
60
60
80
120
120
30
40
60
60
63
60
60
63
60
63
63
60
63
60
60
62
60
60
63
60
60
63
60
63
63
60
63
60
60
62
60
60
63
60
60
63
60
63
63
200
200
175
200
200
175
200
212
211
167
211
200
167
207
200
200
175
200
200
175
200
212
211
167
211
200
167
207
200
200
175
200
200
175
200
212
211
200 - 250
200 - 250
175 - 262
200 - 250
200 - 250
175 - 262
200 - 250
212 - 262
211 - 262
167 - 250
211 - 262
200 - 250
167 - 250
207 - 258
200 - 250
200 - 250
175 - 262
200 - 250
200 - 250
175 - 262
200 - 250
212 - 262
211 - 262
167 - 250
211 - 262
200 - 250
167 - 250
207 - 258
200 - 250
200 - 250
175 - 262
200 - 250
200 - 250
175 - 262
200 - 250
212 - 262
211 - 262
30
30
30
30
30
30
30
30
30
30
30
30
30
30
40
40
40
40
40
40
40
40
40
40
40
40
40
40
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
60
图1. CPU和SRC频率选择表
文件编号： 38-07664牧师* B
第23页3
初步
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
CY28435
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表1中。
块写入和块读协议中概述
表2
而
表3
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
表1.命令代码定义
位
7
(6:0)
描述
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是
'0000000'
表2块读取和块写入协议
块写入协议
位
1
8:2
9
10
18:11
19
27:20
28
36:29
37
45:38
46
....
....
....
....
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
字节数 - 8位
（请跳过这一步，如果我
2
C_En位设置）
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节2 - 8位
感谢来自SLAVE
数据字节/从器件应答
数据字节N - 8位
感谢来自SLAVE
停止
描述
位
1
8:2
9
10
18:11
19
20
27:21
28
29
37:30
38
46:39
47
55:48
56
....
....
....
....
表3.字节读和字节写入协议
字节写入协议
位
1
8:2
9
10
开始
从地址 - 7位
写
感谢来自SLAVE
描述
位
1
8:2
9
10
开始
从地址 - 7位
写
感谢来自SLAVE
第23页4
字节读协议
描述
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
重复启动
从地址 - 7位
阅读= 1
感谢来自SLAVE
从奴隶字节数 - 8位
应答
数据字节1从从属 - 8位
应答
数据字节2从从属 - 8位
应答
从机的数据字节/应答
从机的数据字节N - 8位
无应答
停止
块读协议
描述
文件编号： 38-07664牧师* B
QQ：2880707522 复制
