CY28416
下一代FTG英特尔
架构
特点
支持英特尔奔腾
4型处理器
可选的CPU频率
两个差分CPU时钟对
四个100 MHz差分时钟的SRC双
一个CPU / SRC可选差分时钟对
一个96 MHz差分点时钟支持
两个48 MHz的时钟
四个33 MHz的PCI时钟
中央处理器
x2 / x3
SRC
x4 / x5
PCI
x6
DOT
x1
USB
x2
REF
x2
两个33 MHz的PCI自由运行时钟
低电压频率选择输入
I
2
C支持字节/字/块读/写功能
最大理想利盟扩频资料
降低EMI
3.3V电源
48引脚SSOP封装
框图
XIN
XOUT
引脚配置
VDD_REF
REF
XTAL
OSC
PLL1
PLL的参考频率
分频器
网
VDD_CPU
CPUT [0：1 ] ， CPUC [0： 1]
CPU2/SRC4
VDD_SRC
SRCT [0：3 ] ， SRCC [0：3 ]
FS_ [C ： A]
VTT_PWRGD ＃
IREF
VDD_PCI
PCI [0：3 ]
VDD_PCIF
PCIF [0：1 ]
PD
VDD_48MHz
PLL2
DOT96T
DOT96C
48MHz0
48MHz1
SDATA
SCLK
I
2
C
逻辑
SCLK
SDATA
XOUT
XIN
VSS_REF
REF1/FS_A
REF0/FS_C
VDD_REF
PCI0
PCI1
VDD_PCI
VSS_PCI
PCI2
PCI3
VSS_PCI
VDD_PCI
PCIF0/TESTSEL
PCIF1/ITPEN
VDD_48
48MHz0/FS_B
48MHz1
VSS_48
DOT96T
DOT96C
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VSS_CPU
CPUT0
CPUC0
VDD_CPU
CPUT1
CPUC1
IREF
VSSA
VDDA
CPUT2_ITP/SRCT4
CPUC2_ITP/SRCC4
VDD_SRC
VSS_SRC
SRCT3
SRCC3
VDD_SRC
SRCC2_SATA
SRCT2_SATA
SRCC1
SRCT1
VSS_SRC
SRCC0
SRCT0
VTT_PWRGD ＃ / PD
48引脚SSOP
CY28416
1.0版， 2006年11月22日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
第14页1
www.SpectraLinear.com
CY28416
引脚德网络nition
PIN号
47,46,44,43
39,38
名字
CPUT / C [ 0 ： 1 ]
CPUT2_ITP/SRCT4
CPUC2_ITP/SRCC4
DOT96T ， DOT96C
FS_A/REF1
FS_B / 48 MHz0
FS_C/REF0
IREF
ITP_EN/PCIF1
PCI
48 MHz1
SCLK
SDATA
SRCT / C [ 0 ： 3 ]
SRCT2_SATA,
SRCC2_SATA
TEST_SEL/PCIF0
VDD_48
VDD_CPU
VDD_PCI
VDD_REF
VDD_SRC
VDDA
VSS_48
VSS_CPU
VSS_PCI
VSS_REF
VSS_SRC
VSSA
VTT_PWRGD ＃ / PD
TYPE
O， DIF
差分CPU时钟输出。
O， DIF可选差分CPU或SRC时钟输出。
ITP_EN = 0 @ VTT_PWRGD ＃断言PIN码39,38 = SRCT4 ， SRCC4
ITP_EN = 1 @ VTT_PWRGD ＃断言PIN码39,38 = CPUT2_ITP ， CPUC2_ITP
O， DIF
差是96 MHz的时钟输出。
I / O， SE
宽容3.3V输入CPU频率/ REF时钟
请参阅DC电气规格表Vil_FS和Vih_FS规格
.
I / O， SE
宽容3.3V输入CPU频率/ 48 MHz时钟
请参阅DC电气规格表Vil_FS和Vih_FS规格
.
I
/
O， SE
宽容3.3V输入CPU频率/ REF时钟
请参阅DC电气规格表Vil_FS和Vih_FS规格
.
I
甲精密电阻器被连接到这个引脚，其连接到所述内部
目前的参考。
描述
23,24
6
20
7
42
18
9,10,13,14
21
1
2
26,27,29,30,
34,35
31,32
17
19
45
11, 16
8
33, 37
40
22
48
12, 15
5
28, 36
41
25
I / O， SE
启用SRC4或CPU2_ITP / PCIF时钟。
（采样到VTT_PWRGD ＃断言） 。 0 = SRC4 ，1 = CPU2_ITP
O， SE
33 MHz的时钟输出。
O， SE
48 MHz的时钟输出。
（使用相同的控制寄存器的SMBus 48 MHz0控制
启用/禁用）。
I
I / O
SMBus兼容SCLOCK 。
SMBus兼容SDATA 。
O， DIF
差分串行参考时钟。
O， DIF
差分串行参考时钟。
对于SATA输出推荐
I / O ， SE ，
LVTTL输入选择HI- Z或正常操作/ 33 MHz的时钟
PD 0 =正常运行， 1 = HI -Z时， VTT_PWRGD ＃采样
PWR
PWR
PWR
PWR
PWR
PWR
GND
GND
GND
GND
GND
GND
我， PD
对于3.3V输出电源
对于3.3V输出电源
对于3.3V输出电源
对于3.3V输出电源
对于3.3V输出电源
3.3V电源的PLL
接地输出
接地输出
接地输出
接地输出
接地输出
地面PLL
3.3V LVTTL输入。
此引脚用于锁存FS_A电平敏感频闪，
FS_B ， FS_C / TEST_SEL和PCIF0 / ITP_EN输入。断言后
VTT_PWRGD ＃ （低电平有效） ，该引脚变为实时输入的断言
掉电（高电平有效）
14.318 MHz的晶振输入
14.318 MHz的晶振输出
4
3
XIN
XOUT
I
O
1.0版， 2006年11月22日
第14页2
CY28416
频率选择引脚（ FS_A ， FS_B和FS_C ）
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C输入之前
VTT_PWRGD ＃断言（所看到的时钟合成器） 。
当VTT_PWRGD ＃被采样低的时钟芯片
（表示处理器VTT电压是稳定的） ，时钟芯片
样品的FS_A ， FS_B和FS_C输入值。对于所有的逻辑
FS_A ， FS_B和FS_C VTT_PWRGD水平＃采用
在这一次的有效低一次性功能
VTT_PWRGD ＃被采样，所有进一步的VTT_PWRGD ＃ ，
除了在FS_A ， FS_B和FS_C变化将被忽略，
测试模式。
在上电时初始化为它们的默认设置，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表2中。
块写入和块读协议中概述
表3
而
表4
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
表1.频率选择表（ FS_A FS_B ）
FS_C
1
0
0
0
0
1
1
1
T
FS_B
0
0
1
1
0
0
1
1
FS_A
1
1
1
0
0
0
0
1
中央处理器
100兆赫
133兆赫
166兆赫
200兆赫
266兆赫
SRC
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
DOT96
96兆赫
96兆赫
96兆赫
96兆赫
96兆赫
USB
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
版权所有
表2.命令代码定义
位
7
(6:0)
描述
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是' 0000000 '
表3块读取和块写入协议
块写入协议
位
1
8:2
9
10
18:11
19
27:20
28
36:29
37
45:38
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
字节数 - 8位
（请跳过这一步，如果我
2
C_En位设置）
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节2 - 8位
描述
位
1
8:2
9
10
18:11
19
20
27:21
28
29
37:30
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
重复启动
从地址 - 7位
阅读= 1
感谢来自SLAVE
从奴隶字节数 - 8位
块读协议
描述
1.0版， 2006年11月22日
第14页3
CY28416
表3块读取和块写入协议
（续）
块写入协议
位
46
....
....
....
....
描述
感谢来自SLAVE
数据字节/从器件应答
数据字节n -8位
感谢来自SLAVE
停止
位
38
46:39
47
55:48
56
....
....
....
...
应答
数据字节1从从属 - 8位
应答
数据字节2从从属 - 8位
应答
从机的数据字节/应答
从机的数据字节N - 8位
无应答
停止
块读协议
描述
表4字节读和字节写入协议
字节写入协议
位
1
8:2
9
10
18:11
19
27:20
28
29
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
数据字节 - 8位
感谢来自SLAVE
停止
描述
位
1
8:2
9
10
18:11
19
20
27:21
28
29
37:30
38
39
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
重复START
从地址 - 7位
读
感谢来自SLAVE
从机数据 - 8位
无应答
停止
字节读协议
描述
控制寄存器
字节0 ：控制寄存器0
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
名字
CPUT2_ITP/SRCT4
CPUC2_ITP/SRCC4
版权所有
版权所有
SRC[T/C]3
SRC[T/C]2_SATA
SRC[T/C]1
SRC[T/C]0
版权所有
描述
CPU [T / C ] 2_ITP / SRC [T / C] 4输出使能
0 =禁用（高阻） ， 1 =启用
保留，设为= 1
保留，设为= 1
SRC [T / C] 3输出使能
0 =禁用（高阻） ， 1 =启用
SRC [T / C ] 2_SATA输出使能
0 =禁用（高阻） ， 1 =启用
SRC [T / C] 1输出使能
0 =禁用（高阻） ， 1 =启用
SRC [T / C ] 0输出使能
0 =禁用（高阻） ， 1 =启用
保留，设为= 1
1.0版， 2006年11月22日
第14页4
CY28416
字节1 ：控制寄存器1
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
0
名字
蔓延的选择
DOT_96T/C
48 MHz0 ， 48 MHz1
REF0
REF1
CPU[T/C]1
CPU[T/C]0
CPUT / C
SRCT / C
PCIF
PCI
描述
0 =传播中心， 1 =向下传播（默认）
DOT_96 MHz的输出使能
0 =禁用（高阻） ， 1 =启用
48 - MHz的输出使能
0 =禁用， 1 =启用
REF输出使能
0 =禁用， 1 =启用
REF输出使能
0 =禁用， 1 =启用
CPU [T / C] 1输出使能
0 =禁用（高阻） ， 1 =启用
CPU [T / C ] 0输出使能
0 =禁用（高阻） ， 1 =启用
扩频启用
0 =传播关，1 =铺在
字节2 ：控制寄存器2
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
名字
PCI3
PCI2
版权所有
版权所有
PCI1
PCI0
PCIF1
PCIF0
PCI3输出使能
0 =禁用， 1 =启用
PCI2输出使能
0 =禁用， 1 =启用
保留，设为= 1
保留，设为= 1
PCI1输出使能
0 =禁用， 1 =启用
PCI0输出使能
0 =禁用， 1 =启用
PCIF2输出使能
0 =禁用， 1 =启用
PCIF1输出使能
0 =禁用， 1 =启用
描述
字节3 ：控制寄存器3
位
7
6
5
4
3
2
1
0
@Pup
0
0
0
0
0
0
0
0
名字
SRC[T/C]4
版权所有
版权所有
SRC[T/C]3
SRC2_SATA
SRC[T/C]1
SRC[T/C]0
版权所有
描述
允许SRC [T / C] 4控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
保留，设为= 0
保留，设为= 0
允许SRC [T / C] 3控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
让SRC2_SATA控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
允许SRC [T / C] 1控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
允许SRC [T / C] 1控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
保留，设为= 0
1.0版， 2006年11月22日
第14页5
初步
CY28416
下一代FTG的英特尔架构
特点
支持英特尔奔腾
4型处理器
可选的CPU频率
两个差分CPU时钟对
四个100 - MHz差分时钟的SRC双
一个CPU / SRC可选差分时钟对
一个96 MHz差分点时钟支持
- 两个48 MHz的时钟
四个33 - MHz的PCI时钟
两个33 -MHz的PCI自由运行时钟
低电压频率选择输入
I
2
C支持字节/字/块读/写功能
最大理想利盟扩频资料
降低EMI
3.3V电源
48引脚SSOP封装
中央处理器
x2 / x3
SRC
x4 / x5
PCI
x6
DOT
x1
USB
x2
REF
x2
框图
XIN
XOUT
引脚配置
VDD_REF
REF
VDD_CPU
CPUT [0：1 ] ， CPUC [0： 1]
CPU2/SRC4
VDD_SRC
SRCT [0：3 ] ， SRCC [0：3 ]
XTAL
OSC
PLL1
PLL的参考频率
分频器
网
FS_ [C ： A]
VTT_PWRGD ＃
IREF
VDD_PCI
PCI [0：3 ]
VDD_PCIF
PCIF [0：1 ]
PD
VDD_48MHz
PLL2
DOT96T
DOT96C
48MHz0
48MHz1
SDATA
SCLK
I
2
C
逻辑
SCLK
SDATA
XOUT
XIN
VSS_REF
REF1/FS_A
REF0/FS_C
VDD_REF
PCI0
PCI1
VDD_PCI
VSS_PCI
PCI2
PCI3
VSS_PCI
VDD_PCI
PCIF0/TESTSEL
PCIF1/ITPEN
VDD_48
48MHz0/FS_B
48MHz1
VSS_48
DOT96T
DOT96C
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VSS_CPU
CPUT0
CPUC0
VDD_CPU
CPUT1
CPUC1
IREF
VSSA
VDDA
CPUT2_ITP/SRCT4
CPUC2_ITP/SRCC4
VDD_SRC
VSS_SRC
SRCT3
SRCC3
VDD_SRC
SRCC2_SATA
SRCT2_SATA
SRCC1
SRCT1
VSS_SRC
SRCC0
SRCT0
VTT_PWRGD ＃ / PD
48引脚SSOP
赛普拉斯半导体公司
文件编号： 38-07657修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2005年2月2日
CY28416
初步
引脚德网络nition
PIN号
47,46,44,43
39,38
名字
CPUT / C [ 0 ： 1 ]
CPUT2_ITP/SRCT4
CPUC2_ITP/SRCC4
DOT96T ， DOT96C
FS_A/REF1
FS_B / 48 MHz0
FS_C/REF0
IREF
ITP_EN/PCIF1
PCI
48 MHz1
SCLK
SDATA
SRCT / C [ 0 ： 3 ]
TYPE
O， DIF差分CPU时钟输出。
描述
CY28416
O， DIF可选差分CPU或SRC时钟输出。
ITP_EN = 0 @ VTT_PWRGD ＃断言PIN码39,38 = SRCT4 ， SRCC4
ITP_EN = 1 @ VTT_PWRGD ＃断言PIN码39,38 = CPUT2_ITP ， CPUC2_ITP
O， DIF差96 MHz的时钟输出
I / O， SE
宽容3.3V输入CPU频率/ REF时钟
请参阅DC电气规格表Vil_FS和Vih_FS规格
.
I / O， SE
宽容3.3V输入CPU频率/ 48 MHz时钟
请参阅DC电气规格表Vil_FS和Vih_FS规格
.
I
/
O， SE
宽容3.3V输入CPU频率/ REF时钟
请参阅DC电气规格表Vil_FS和Vih_FS规格
.
I
甲精密电阻器被连接到这个引脚，其连接到所述内部
目前的参考。
23,24
6
20
7
42
18
9,10,13,14
21
1
2
26,27,29,30,
34,35
I / O， SE
启用SRC4或CPU2_ITP / PCIF时钟。
（采样到VTT_PWRGD ＃断言） 。 0 = SRC4 ，1 = CPU2_ITP
O， SE
33 - MHz时钟输出。
O， SE
48 - MHz时钟输出。 （用途
相同的控制寄存器的SMBus 48 MHz0控制
启用/禁用）。
I
I / O
SMBus兼容SCLOCK 。
SMBus兼容SDATA 。
O， DIF
差分串行参考时钟。
31,32
17
19
45
11, 16
8
33, 37
40
22
48
12, 15
5
28, 36
41
25
SRCT2_SATA,
SRCC2_SATA
TEST_SEL/PCIF0
VDD_48
VDD_CPU
VDD_PCI
VDD_REF
VDD_SRC
VDDA
VSS_48
VSS_CPU
VSS_PCI
VSS_REF
VSS_SRC
VSSA
VTT_PWRGD ＃ / PD
O， DIF
差分串行参考时钟。
对于SATA输出推荐
I / O ， SE ，
LVTTL输入选择HI- Z或正常操作/ 33 MHz的时钟
PD 0 =正常运行， 1 = HI -Z时， VTT_PWRGD ＃采样
PWR
PWR
PWR
PWR
PWR
PWR
GND
GND
GND
GND
GND
GND
我， PD
对于3.3V输出电源
对于3.3V输出电源
对于3.3V输出电源
对于3.3V输出电源
对于3.3V输出电源
3.3V电源的PLL
接地输出
接地输出
接地输出
接地输出
接地输出
地面PLL
3.3V LVTTL输入。
此引脚用于锁存FS_A电平敏感频闪，
FS_B ， FS_C / TEST_SEL和PCIF0 / ITP_EN输入。断言后
VTT_PWRGD ＃ （低电平有效） ，该引脚变为实时输入的断言
掉电（高电平有效）
14.318 MHz的晶振输入
14.318 MHz的晶振输出
4
3
XIN
XOUT
I
O
文件编号： 38-07657修订版**
分页： 15 2
初步
频率选择引脚（ FS_A ， FS_B和FS_C ）
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C输入之前
VTT_PWRGD ＃断言（所看到的时钟合成器） 。
当VTT_PWRGD ＃被采样低的时钟芯片
（表示处理器VTT电压是稳定的） ，时钟芯片
样品的FS_A ， FS_B和FS_C输入值。对于所有的逻辑
FS_A ， FS_B和FS_C VTT_PWRGD水平＃采用
在这一次的有效低一次性功能
VTT_PWRGD ＃被采样，所有进一步的VTT_PWRGD ＃ ，
除了在FS_A ， FS_B和FS_C变化将被忽略，
测试模式。
CY28416
用于表征来在上电时的默认设置，并且因此使用
这个接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是必需的。
该接口不能被用于pow-系统操作期间使用
呃管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块的读/写操作时，字节必须在SE-访问
quential为了从最低到最高位（最显著位
第一个）与停止后的任何完整的字节的能力，已经
传输。对于字节写和字节读操作时，系
统控制器可以访问单独的索引字节。在场外
集的索引的字节被编码在命令代码，如
在描述
表2中。
块写入和块读协议中概述
表3
而
表4
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器初始
表1.频率选择表（ FS_A FS_B ）
FS_C
1
0
0
0
0
1
1
1
T
FS_B
0
0
1
1
0
0
1
1
FS_A
1
1
1
0
0
0
0
1
中央处理器
100兆赫
133兆赫
166兆赫
200兆赫
266兆赫
333兆赫
400兆赫
版权所有
SRC
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
DOT96
96兆赫
96兆赫
96兆赫
96兆赫
96兆赫
96兆赫
96兆赫
96兆赫
USB
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
表2.命令代码定义
位
7
(6:0)
描述
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是' 0000000 '
表3块读取和块写入协议
块写入协议
位
1
8:2
9
10
18:11
19
27:20
28
36:29
37
45:38
46
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
字节数 - 8位
（请跳过这一步，如果我
2
C_En位设置）
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节2 - 8位
感谢来自SLAVE
描述
位
1
8:2
9
10
18:11
19
20
27:21
28
29
37:30
38
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
重复启动
从地址 - 7位
阅读= 1
感谢来自SLAVE
从奴隶字节数 - 8位
应答
第15 3
块读协议
描述
文件编号： 38-07657修订版**
初步
表3块读取和块写入协议
（续）
块写入协议
位
....
....
....
....
描述
数据字节/从器件应答
数据字节n -8位
感谢来自SLAVE
停止
位
46:39
47
55:48
56
....
....
....
...
应答
数据字节2从从属 - 8位
应答
块读协议
描述
数据字节1从从属 - 8位
CY28416
从机的数据字节/应答
从机的数据字节N - 8位
无应答
停止
表4字节读和字节写入协议
字节写入协议
位
1
8:2
9
10
18:11
19
27:20
28
29
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
数据字节 - 8位
感谢来自SLAVE
停止
描述
位
1
8:2
9
10
18:11
19
20
27:21
28
29
37:30
38
39
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
重复START
从地址 - 7位
读
感谢来自SLAVE
从机数据 - 8位
无应答
停止
字节读协议
描述
控制寄存器
字节0 ：控制寄存器0
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
名字
CPUT2_ITP/SRCT4
CPUC2_ITP/SRCC4
版权所有
版权所有
SRC[T/C]3
SRC[T/C]2_SATA
SRC[T/C]1
SRC[T/C]0
版权所有
描述
CPU [T / C ] 2_ITP / SRC [T / C] 4输出使能
0 =禁用（高阻） ， 1 =启用
保留，设为= 1
保留，设为= 1
SRC [T / C] 3输出使能
0 =禁用（高阻） ， 1 =启用
SRC [T / C ] 2_SATA输出使能
0 =禁用（高阻） ， 1 =启用
SRC [T / C] 1输出使能
0 =禁用（高阻） ， 1 =启用
SRC [T / C ] 0输出使能
0 =禁用（高阻） ， 1 =启用
保留，设为= 1
文件编号： 38-07657修订版**
第15 4
初步
字节1 ：控制寄存器1
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
0
名字
版权所有
DOT_96T/C
48 MHz0 ， 48 MHz1
REF0
REF1
CPU[T/C]1
CPU[T/C]0
CPUT / C
SRCT / C
PCIF
PCI
保留，设为= 1
DOT_96 MHz的输出使能
0 =禁用（高阻） ， 1 =启用
48 MHz的输出使能
0 =禁用， 1 =启用
REF输出使能
0 =禁用， 1 =启用
REF输出使能
0 =禁用， 1 =启用
CPU [T / C] 1输出使能
0 =禁用（高阻） ， 1 =启用
CPU [T / C ] 0输出使能
0 =禁用（高阻） ， 1 =启用
扩频启用
0 =传播关，1 =铺在
描述
CY28416
字节2 ：控制寄存器2
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
名字
PCI3
PCI2
版权所有
版权所有
PCI1
PCI0
PCIF1
PCIF0
PCI3输出使能
0 =禁用， 1 =启用
PCI2输出使能
0 =禁用， 1 =启用
保留，设为= 1
保留，设为= 1
PCI1输出使能
0 =禁用， 1 =启用
PCI0输出使能
0 =禁用， 1 =启用
PCIF2输出使能
0 =禁用， 1 =启用
PCIF1输出使能
0 =禁用， 1 =启用
描述
字节3 ：控制寄存器3
位
7
6
5
4
3
2
1
0
@Pup
0
0
0
0
0
0
0
0
名字
SRC[T/C]4
版权所有
版权所有
SRC[T/C]3
SRC2_SATA
SRC[T/C]1
SRC[T/C]0
版权所有
描述
允许SRC [T / C] 4控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
保留，设为= 0
保留，设为= 0
允许SRC [T / C] 3控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
让SRC2_SATA控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
允许SRC [T / C] 1控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
允许SRC [T / C] 1控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
保留，设为= 0
文件编号： 38-07657修订版**
第15个5
初步
CY28416
下一代FTG的英特尔架构
特点
支持英特尔奔腾
4型处理器
可选的CPU频率
两个差分CPU时钟对
四个100 - MHz差分时钟的SRC双
一个CPU / SRC可选差分时钟对
一个96 MHz差分点时钟支持
- 两个48 MHz的时钟
四个33 - MHz的PCI时钟
两个33 -MHz的PCI自由运行时钟
低电压频率选择输入
I
2
C支持字节/字/块读/写功能
最大理想利盟扩频资料
降低EMI
3.3V电源
48引脚SSOP封装
中央处理器
x2 / x3
SRC
x4 / x5
PCI
x6
DOT
x1
USB
x2
REF
x2
框图
XIN
XOUT
引脚配置
VDD_REF
REF
VDD_CPU
CPUT [0：1 ] ， CPUC [0： 1]
CPU2/SRC4
VDD_SRC
SRCT [0：3 ] ， SRCC [0：3 ]
XTAL
OSC
PLL1
PLL的参考频率
分频器
网
FS_ [C ： A]
VTT_PWRGD ＃
IREF
VDD_PCI
PCI [0：3 ]
VDD_PCIF
PCIF [0：1 ]
PD
VDD_48MHz
PLL2
DOT96T
DOT96C
48MHz0
48MHz1
SDATA
SCLK
I
2
C
逻辑
SCLK
SDATA
XOUT
XIN
VSS_REF
REF1/FS_A
REF0/FS_C
VDD_REF
PCI0
PCI1
VDD_PCI
VSS_PCI
PCI2
PCI3
VSS_PCI
VDD_PCI
PCIF0/TESTSEL
PCIF1/ITPEN
VDD_48
48MHz0/FS_B
48MHz1
VSS_48
DOT96T
DOT96C
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VSS_CPU
CPUT0
CPUC0
VDD_CPU
CPUT1
CPUC1
IREF
VSSA
VDDA
CPUT2_ITP/SRCT4
CPUC2_ITP/SRCC4
VDD_SRC
VSS_SRC
SRCT3
SRCC3
VDD_SRC
SRCC2_SATA
SRCT2_SATA
SRCC1
SRCT1
VSS_SRC
SRCC0
SRCT0
VTT_PWRGD ＃ / PD
48引脚SSOP
赛普拉斯半导体公司
文件编号： 38-07657修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2005年2月2日
CY28416
初步
引脚德网络nition
PIN号
47,46,44,43
39,38
名字
CPUT / C [ 0 ： 1 ]
CPUT2_ITP/SRCT4
CPUC2_ITP/SRCC4
DOT96T ， DOT96C
FS_A/REF1
FS_B / 48 MHz0
FS_C/REF0
IREF
ITP_EN/PCIF1
PCI
48 MHz1
SCLK
SDATA
SRCT / C [ 0 ： 3 ]
TYPE
O， DIF差分CPU时钟输出。
描述
CY28416
O， DIF可选差分CPU或SRC时钟输出。
ITP_EN = 0 @ VTT_PWRGD ＃断言PIN码39,38 = SRCT4 ， SRCC4
ITP_EN = 1 @ VTT_PWRGD ＃断言PIN码39,38 = CPUT2_ITP ， CPUC2_ITP
O， DIF差96 MHz的时钟输出
I / O， SE
宽容3.3V输入CPU频率/ REF时钟
请参阅DC电气规格表Vil_FS和Vih_FS规格
.
I / O， SE
宽容3.3V输入CPU频率/ 48 MHz时钟
请参阅DC电气规格表Vil_FS和Vih_FS规格
.
I
/
O， SE
宽容3.3V输入CPU频率/ REF时钟
请参阅DC电气规格表Vil_FS和Vih_FS规格
.
I
甲精密电阻器被连接到这个引脚，其连接到所述内部
目前的参考。
23,24
6
20
7
42
18
9,10,13,14
21
1
2
26,27,29,30,
34,35
I / O， SE
启用SRC4或CPU2_ITP / PCIF时钟。
（采样到VTT_PWRGD ＃断言） 。 0 = SRC4 ，1 = CPU2_ITP
O， SE
33 - MHz时钟输出。
O， SE
48 - MHz时钟输出。 （用途
相同的控制寄存器的SMBus 48 MHz0控制
启用/禁用）。
I
I / O
SMBus兼容SCLOCK 。
SMBus兼容SDATA 。
O， DIF
差分串行参考时钟。
31,32
17
19
45
11, 16
8
33, 37
40
22
48
12, 15
5
28, 36
41
25
SRCT2_SATA,
SRCC2_SATA
TEST_SEL/PCIF0
VDD_48
VDD_CPU
VDD_PCI
VDD_REF
VDD_SRC
VDDA
VSS_48
VSS_CPU
VSS_PCI
VSS_REF
VSS_SRC
VSSA
VTT_PWRGD ＃ / PD
O， DIF
差分串行参考时钟。
对于SATA输出推荐
I / O ， SE ，
LVTTL输入选择HI- Z或正常操作/ 33 MHz的时钟
PD 0 =正常运行， 1 = HI -Z时， VTT_PWRGD ＃采样
PWR
PWR
PWR
PWR
PWR
PWR
GND
GND
GND
GND
GND
GND
我， PD
对于3.3V输出电源
对于3.3V输出电源
对于3.3V输出电源
对于3.3V输出电源
对于3.3V输出电源
3.3V电源的PLL
接地输出
接地输出
接地输出
接地输出
接地输出
地面PLL
3.3V LVTTL输入。
此引脚用于锁存FS_A电平敏感频闪，
FS_B ， FS_C / TEST_SEL和PCIF0 / ITP_EN输入。断言后
VTT_PWRGD ＃ （低电平有效） ，该引脚变为实时输入的断言
掉电（高电平有效）
14.318 MHz的晶振输入
14.318 MHz的晶振输出
4
3
XIN
XOUT
I
O
文件编号： 38-07657修订版**
分页： 15 2
初步
频率选择引脚（ FS_A ， FS_B和FS_C ）
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C输入之前
VTT_PWRGD ＃断言（所看到的时钟合成器） 。
当VTT_PWRGD ＃被采样低的时钟芯片
（表示处理器VTT电压是稳定的） ，时钟芯片
样品的FS_A ， FS_B和FS_C输入值。对于所有的逻辑
FS_A ， FS_B和FS_C VTT_PWRGD水平＃采用
在这一次的有效低一次性功能
VTT_PWRGD ＃被采样，所有进一步的VTT_PWRGD ＃ ，
除了在FS_A ， FS_B和FS_C变化将被忽略，
测试模式。
CY28416
用于表征来在上电时的默认设置，并且因此使用
这个接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是必需的。
该接口不能被用于pow-系统操作期间使用
呃管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块的读/写操作时，字节必须在SE-访问
quential为了从最低到最高位（最显著位
第一个）与停止后的任何完整的字节的能力，已经
传输。对于字节写和字节读操作时，系
统控制器可以访问单独的索引字节。在场外
集的索引的字节被编码在命令代码，如
在描述
表2中。
块写入和块读协议中概述
表3
而
表4
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器初始
表1.频率选择表（ FS_A FS_B ）
FS_C
1
0
0
0
0
1
1
1
T
FS_B
0
0
1
1
0
0
1
1
FS_A
1
1
1
0
0
0
0
1
中央处理器
100兆赫
133兆赫
166兆赫
200兆赫
266兆赫
333兆赫
400兆赫
版权所有
SRC
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
DOT96
96兆赫
96兆赫
96兆赫
96兆赫
96兆赫
96兆赫
96兆赫
96兆赫
USB
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
表2.命令代码定义
位
7
(6:0)
描述
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是' 0000000 '
表3块读取和块写入协议
块写入协议
位
1
8:2
9
10
18:11
19
27:20
28
36:29
37
45:38
46
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
字节数 - 8位
（请跳过这一步，如果我
2
C_En位设置）
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节2 - 8位
感谢来自SLAVE
描述
位
1
8:2
9
10
18:11
19
20
27:21
28
29
37:30
38
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
重复启动
从地址 - 7位
阅读= 1
感谢来自SLAVE
从奴隶字节数 - 8位
应答
第15 3
块读协议
描述
文件编号： 38-07657修订版**
初步
表3块读取和块写入协议
（续）
块写入协议
位
....
....
....
....
描述
数据字节/从器件应答
数据字节n -8位
感谢来自SLAVE
停止
位
46:39
47
55:48
56
....
....
....
...
应答
数据字节2从从属 - 8位
应答
块读协议
描述
数据字节1从从属 - 8位
CY28416
从机的数据字节/应答
从机的数据字节N - 8位
无应答
停止
表4字节读和字节写入协议
字节写入协议
位
1
8:2
9
10
18:11
19
27:20
28
29
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
数据字节 - 8位
感谢来自SLAVE
停止
描述
位
1
8:2
9
10
18:11
19
20
27:21
28
29
37:30
38
39
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
重复START
从地址 - 7位
读
感谢来自SLAVE
从机数据 - 8位
无应答
停止
字节读协议
描述
控制寄存器
字节0 ：控制寄存器0
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
名字
CPUT2_ITP/SRCT4
CPUC2_ITP/SRCC4
版权所有
版权所有
SRC[T/C]3
SRC[T/C]2_SATA
SRC[T/C]1
SRC[T/C]0
版权所有
描述
CPU [T / C ] 2_ITP / SRC [T / C] 4输出使能
0 =禁用（高阻） ， 1 =启用
保留，设为= 1
保留，设为= 1
SRC [T / C] 3输出使能
0 =禁用（高阻） ， 1 =启用
SRC [T / C ] 2_SATA输出使能
0 =禁用（高阻） ， 1 =启用
SRC [T / C] 1输出使能
0 =禁用（高阻） ， 1 =启用
SRC [T / C ] 0输出使能
0 =禁用（高阻） ， 1 =启用
保留，设为= 1
文件编号： 38-07657修订版**
第15 4
初步
字节1 ：控制寄存器1
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
0
名字
版权所有
DOT_96T/C
48 MHz0 ， 48 MHz1
REF0
REF1
CPU[T/C]1
CPU[T/C]0
CPUT / C
SRCT / C
PCIF
PCI
保留，设为= 1
DOT_96 MHz的输出使能
0 =禁用（高阻） ， 1 =启用
48 MHz的输出使能
0 =禁用， 1 =启用
REF输出使能
0 =禁用， 1 =启用
REF输出使能
0 =禁用， 1 =启用
CPU [T / C] 1输出使能
0 =禁用（高阻） ， 1 =启用
CPU [T / C ] 0输出使能
0 =禁用（高阻） ， 1 =启用
扩频启用
0 =传播关，1 =铺在
描述
CY28416
字节2 ：控制寄存器2
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
名字
PCI3
PCI2
版权所有
版权所有
PCI1
PCI0
PCIF1
PCIF0
PCI3输出使能
0 =禁用， 1 =启用
PCI2输出使能
0 =禁用， 1 =启用
保留，设为= 1
保留，设为= 1
PCI1输出使能
0 =禁用， 1 =启用
PCI0输出使能
0 =禁用， 1 =启用
PCIF2输出使能
0 =禁用， 1 =启用
PCIF1输出使能
0 =禁用， 1 =启用
描述
字节3 ：控制寄存器3
位
7
6
5
4
3
2
1
0
@Pup
0
0
0
0
0
0
0
0
名字
SRC[T/C]4
版权所有
版权所有
SRC[T/C]3
SRC2_SATA
SRC[T/C]1
SRC[T/C]0
版权所有
描述
允许SRC [T / C] 4控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
保留，设为= 0
保留，设为= 0
允许SRC [T / C] 3控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
让SRC2_SATA控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
允许SRC [T / C] 1控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
允许SRC [T / C] 1控制与SW PCI_STP ＃断言
0 =自由运行， 1 =停止与PCI_STP ＃
保留，设为= 0
文件编号： 38-07657修订版**
第15个5
QQ：2881677436 复制
