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CY28411-1

时钟发生器英特尔Alviso芯片组芯片组

特点

符合英特尔CK410M

支持英特尔奔腾M处理器

可选的CPU频率

差分时钟CPU双

100 MHz差分时钟的SRC

96 MHz差分时钟点

48 MHz的USB时钟

中央处理器

x2 / x3

SRC

x7 / x8

PCI

REF

DOT96

USB_48

33 MHz的PCI时钟

低电压频率选择输入

支持C具有回读功能

最大理想利盟扩频资料

电磁干扰（EMI）的减少

3.3V电源

56引脚SSOP和TSSOP封装

框图

XIN

XOUT

CPU_STP ＃

PCI_STP ＃

FS_ [C ： A]

VTT_PWRGD ＃

IREF

引脚配置

VDD_PCI

VSS_PCI

PCI3

VDD_CPU

PCI4

CPUT [0：1 ] ， CPUC [0： 1]

CPU(T/C)2_ITP]

PCI5

VDD_SRC

VSS_PCI

SRCT [0： 6] ， SRCC [0： 6]

VDD_PCI

PCIF0/ITP_EN

PCIF1

VTT_PWRGD ＃ / PD

VDD_PCI

VDD_48

PCI [ 2:5 ]

USB_48/FS_A

VDD_PCIF

VSS_48

PCIF [0：1 ]

DOT96T

DOT96C

VDD_48兆赫

FS_B / TEST_MODE

DOT96T

SRCT0

DOT96C

SRCC0

USB_48

SRCT1

SRCC1

VDD_SRC

SRCT2

SRCC2

SRCT3

SRCC3

SRC4_SATAT

SRC4_SATAC

VDD_SRC

VDD_REF

REF

XTAL

OSC

PLL1

PLL的参考频率

分频器

网

PLL2

SDATA

SCLK

逻辑

PCI2

PCI_STP ＃

CPU_STP ＃

FS_C / TEST_SEL

REF

VSS_REF

XIN

XOUT

VDD_REF

SDATA

SCLK

VSS_CPU

CPUT0

CPUC0

VDD_CPU

CPUT1

CPUC1

IREF

VSSA

VDDA

CPUT2_ITP/SRCT7

CPUC2_ITP/SRCC7

VDD_SRC

SRCT6

SRCC6

SRCT5

SRCC5

VSS_SRC

56 SSOP / TSSOP

CY28411-1

引脚德网络nitions

PIN号

44,43,41,40

CPUT / C

名字

CPU_STP ＃

TYPE

我， PU

O， DIF

微分CPU时钟输出。

描述

3.3V LVTTL输入CPU_STP ＃低电平有效。

1.0版， 2006年11月22日

2200 LAURELWOOD路，圣克拉拉， CA 95054

联系电话：（ 408 ） 855-0555

传真：（ 408 ） 855-0550

第18页1

www.SpectraLinear.com

CY28411-1

引脚德网络nitions

PIN号

36,35

名字

CPUT2_ITP/SRCT7,

CPUC2_ITP/SRCC7

DOT96T ， DOT96C

FS_A/USB_48

FS_B / TEST_MODE

TYPE

描述

O， DIF

可选的差分CPU或SRC时钟输出。

ITP_EN = 0 @ VTT_PWRGD ＃断言= SRC7

ITP_EN = 1 @ VTT_PWRGD ＃断言= CPU2

O， DIF

固定的96 - MHz时钟输出。

I / O， SE

3.3V容错输入CPU的频率选择/固定48 MHz的时钟输出。

请参阅DC电气规格表Vil_FS和Vih_FS规范。

3.3V容错输入CPU的频率选择。

选择编号/ N或Hi -Z时，

在测试模式

0 =高阻， 1 =编号/ N

请参阅DC电气规格表Vil_FS和Vih_FS规范。

3.3V容错输入CPU的频率选择。

选择测试模式下，如果拉升

到V

IMFS_C

当VTT_PWRGD ＃为低电平。

请参阅DC电气规格表

ILFS_C

IMFS_C

IHFS_C

Specifi-

阳离子。

精密电阻连接到该引脚，

其连接到内部

目前的参考。

3.3V LVTTL输入PCI_STP ＃低电平有效。

14,15

FS_C / TEST_SEL

56,3,4,5

26,27

IREF

PCI

PCI_STP ＃

PCIF0/ITP_EN

PCIF1

REF

SCLK

SDATA

SRC4_SATAT,

SRC4_SATAC

O， SE

33 MHz的时钟。

我， PU

I / O， SE

33 - MHz时钟/ CPU2选择

（采样到VTT_PWRGD ＃断言）。

1 = CPU2_ITP ，0 = SRC7

O， SE

33 MHz的时钟。

O， SE

参考时钟。

3.3V 14.318 MHz的时钟输出。

I / O

SMBus兼容SCLOCK 。

SMBus兼容SDATA 。

O， DIF

差分串行参考时钟。

推荐输出为SATA 。

O， DIF

差分串行参考时钟。

24,25,22,23 ， SRCT / C

19,20,17,18,

33,32,31,30

1,7

21,28,34

2,6

VDD_48

VDD_CPU

VDD_PCI

VDD_REF

VDD_SRC

VDDA

VSS_48

VSS_CPU

VSS_PCI

VSS_REF

VSS_SRC

VSSA

VTT_PWRGD ＃ / PD

PWR

GND

我， PU

3.3V电源的输出。

3.3V电源的PLL 。

地用于输出。

地面PLL 。

3.3V的LVTTL输入是用于锁存USB_48 / FS_A电平敏感频闪，

FS_B ， FS_C / TEST_SEL和PCIF0 / ITP_EN输入。

后VTT_PWRGD ＃

（低电平有效）断言，该引脚变为实时输入功率主张

向下（高电平有效）。

14.318 MHz的晶振输入。

XIN

XOUT

O， SE

14.318 MHz的晶振输出。

1.0版， 2006年11月22日

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CY28411-1

频率选择引脚（ FS_A ， FS_B和FS_C ）

的主机的时钟频率的选择是通过将适当的逻辑电平，以FS_A ， FS_B ， FS_C输入之前达到

VTT_PWRGD ＃断言（所看到的时钟合成器）。当VTT_PWRGD ＃被采样低的时钟芯片

（表示处理器VTT电压是稳定的），时钟芯片样品FS_A ， FS_B和FS_C输入值。对于所有的逻辑电平

FS_A ， FS_B和FS_C的， VTT_PWRGD ＃采用一步法功能在上VTT_PWRGD ＃一旦一个有效低一直

取样，所有进一步的VTT_PWRGD ＃， FS_A ， FS_B和FS_C变化将被除在测试模式下被忽略。

表1.频率选择表FS_A ， FS_B和FS_C

FS_C

MID

FS_B

FS_A

高阻

REF/2

高阻

REF/8

高阻

REF/24

高阻

REF

高阻

REF

高阻

REF

200兆赫

266兆赫

100兆赫

中央处理器

100兆赫

133兆赫

SRC

100兆赫

PCIF / PCI

33兆赫

REF0

14.318兆赫

DOT96

96兆赫

USB

48兆赫

串行数据接口

以提高的时钟合成器的灵活性和功能，

提供了一种双信号的串行接口。通过串口

数据接口，各种设备的功能，如个人

时钟输出缓冲器，可以单独启用或禁用。

与串行数据接口相关的寄存器

初始化为它们的默认设置上电时，并且因此

使用此接口是可选的。时钟器件的寄存器变化

在系统初始化时，通常制成，如果有的话是

所需。接口不能被系统中使用

操作的功率管理功能。

数据协议

时钟驱动器的串行协议接收字节写，读字节，

块写入和块从控制器读取操作。为

块写入/读取操作，字节必须访问

按顺序从最低到最高字节（最显著

位在前）有能力停止后的任何完整的字节有

被转移。对于字节写和字节读取操作时，

系统控制器可以访问单独的索引字节。该

被索引的字节的偏移被编码在命令代码，

如上述

表2中。

块写入和块读协议中概述

表3

而

表4

概述了相应的字节写和字节

读协议。从机接收地址为11010010 （ D2H ）。

表2.命令代码定义

位

(6:0)

描述

0 =块读取或块写操作， 1 =字节读取或字节写操作

字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是

'0000000'

表3块读取和块写入协议

块写入协议

位

8:2

18:11

27:20

开始

从地址 - 7位

写

感谢来自SLAVE

命令代码 - 8位

感谢来自SLAVE

字节数 - 8位

（请跳过这一步，如果我

C_En位设置）

描述

位

8:2

18:11

开始

从地址 - 7位

写

感谢来自SLAVE

命令代码 - 8位

感谢来自SLAVE

重复启动

块读协议

描述

1.0版， 2006年11月22日

第18页3

CY28411-1

表3块读取和块写入协议

（续）

块写入协议

位

36:29

45:38

....

描述

感谢来自SLAVE

数据字节1 - 8位

感谢来自SLAVE

数据字节2 - 8位

感谢来自SLAVE

数据字节/从器件应答

数据字节n -8位

感谢来自SLAVE

停止

位

27:21

37:30

46:39

55:48

....

表4字节读和字节写入协议

字节写入协议

位

8:2

18:11

27:20

开始

从地址 - 7位

写

感谢来自SLAVE

命令代码 - 8位

感谢来自SLAVE

数据字节 - 8位

感谢来自SLAVE

停止

描述

位

8:2

18:11

27:21

37:30

开始

从地址 - 7位

写

感谢来自SLAVE

命令代码 - 8位

感谢来自SLAVE

重复START

从地址 - 7位

读

感谢来自SLAVE

从机数据 - 8位

无应答

停止

字节读协议

描述

阅读= 1

感谢来自SLAVE

从奴隶字节数 - 8位

应答

数据字节1从从属 - 8位

应答

数据字节2从从属 - 8位

应答

从机的数据字节/应答

从机的数据字节N - 8位

无应答

停止

块读协议

描述

从地址 - 7位

控制寄存器

字节0 ：控制寄存器0

位

@Pup

名字

CPUT2_ITP/SRCT7

CPUC2_ITP/SRCC7

SRC[T/C]6

SRC[T/C]5

SRC[T/C]4

SRC[T/C]3

描述

CPU [T / C ] 2_ITP / SRC [T / C ] 7输出使能

0 =禁用（高阻）， 1 =启用

SRC [T / C ] 6输出使能

0 =禁用（高阻）， 1 =启用

SRC [T / C ] 5输出使能

0 =禁用（高阻）， 1 =启用

SRC [T / C] 4输出使能

0 =禁用（高阻）， 1 =启用

SRC [T / C] 3输出使能

0 =禁用（高阻）， 1 =启用

1.0版， 2006年11月22日

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CY28411-1

字节0 ：控制寄存器0

（续）

位

@Pup

名字

SRC[T/C]2

SRC[T/C]1

SRC[T/C]0

SRC [T / C ] 2输出使能

0 =禁用（高阻）， 1 =启用

SRC [T / C] 1输出使能

0 =禁用（高阻）， 1 =启用

SRC [T / C ] 0输出使能

0 =禁用（高阻）， 1 =启用

描述

字节1 ：控制寄存器1

位

@Pup

名字

PCIF0

DOT_96T/C

USB_48

REF

CPU[T/C]1

CPU[T/C]0

CPUT / C

SRCT / C

PCIF

PCI

PCIF0输出使能

0 =禁用， 1 =启用

DOT_96 MHz的输出使能

0 =禁用（高阻）， 1 =启用

USB_48 MHz的输出使能

0 =禁用， 1 =启用

REF输出使能

0 =禁用， 1 =启用

CPU [T / C] 1输出使能

0 =禁用（高阻）， 1 =启用

CPU [T / C ] 0输出使能

0 =禁用（高阻）， 1 =启用

扩频启用

0 =传播关，1 =铺在

描述

字节2 ：控制寄存器2

位

@Pup

名字

PCI5

PCI4

PCI3

PCI2

PCIF1

PCI5输出使能

0 =禁用， 1 =启用

PCI4输出使能

0 =禁用， 1 =启用

PCI3输出使能

0 =禁用， 1 =启用

PCI2输出使能

0 =禁用， 1 =启用

保留，设为= 1

PCIF1输出使能

0 =禁用， 1 =启用

描述

字节3 ：控制寄存器3

位

@Pup

名字

SRC7

SRC6

SRC5

描述

允许SRC [T / C] 7控制与PCI_STP ＃或SW PCI_STP ＃断言

0 =自由运行， 1 =停止与PCI_STP ＃

允许SRC [T / C] 6的控制与PCI_STP ＃或SW PCI_STP ＃断言

0 =自由运行， 1 =停止与PCI_STP ＃

允许SRC [T / C] 5控制与PCI_STP ＃或SW PCI_STP ＃断言

0 =自由运行， 1 =停止与PCI_STP ＃

1.0版， 2006年11月22日

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