CY28409
时钟合成器与差分SRC和
CPU输出
特点
支持英特尔
奔腾
4型处理器
可选的CPU频率
3.3V电源
十份PCI时钟
3V66的五份与一个可选VCH
两份48 - MHz的USB时钟
中央处理器
x3
SRC
x1
3V66
x5
PCI
x 10
REF
x2
48M
x2
三个差分CPU时钟对
一个差分时钟的SRC
I
2
支持C具有回读功能
最大理想利盟扩频资料
降低EMI
56引脚SSOP和TSSOP封装
框图
XIN
XOUT
CPU_STP ＃
PCI_STP ＃
FS_ [A ： B]
VTT_PWRGD ＃
IREF
VDD_3V66
3V66_[0:3]
引脚配置
VDD_REF
REF0 ： 1
[1]
XTAL
OSC
PLL1
~
PLL的参考频率
分频器
网
VDD_CPU
CPUT [0： 2]， CPUC [0： 2]
VDD_SRC
SRCT ， SRCC
PLL2
2
VDD_PCI
PCIF [0： 2]
PCI [0： 6]
3V66_4/VCH
VDD_48MHz
DOT_48
USB_48
PD ＃
SDATA
SCLK
I
2
C
逻辑
REF_0
REF_1
VDD_REF
XIN
XOUT
VSS_REF
PCIF0
PCIF1
PCIF2
VDD_PCI
VSS_PCI
PCI0
PCI1
PCI2
PCI3
VDD_PCI
VSS_PCI
PCI4
PCI5
PCI6
PD ＃
3V66_0
3V66_1
VDD_3V66
VSS_3V66
3V66_2
3V66_3
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
FS_B
VDD_A
VSS_A
VSS_IREF
IREF
FS_A
CPU_STP ＃
PCI_STP ＃
VDD_CPU
CPUT2
CPUC2
VSS_CPU
CPUT1
CPUC1
VDD_CPU
CPUT0
CPUC0
VSS_SRC
SRCT
SRCC
VDD_SRC
VTT_PWRGD ＃
VDD_48
VSS_48
DOT_48
USB_48
SDATA
3V66_4/VCH
56 SSOP / TSSOP
CY28409
注意：
标有1信号[ * ]和[ ** ]具有内部上拉和下拉电阻，分别。
赛普拉斯半导体公司
文件编号： 38-07445牧师* D
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年1月2日
CY28409
引脚说明
PIN号
1, 2
4
XIN
名字
REF （0： 1）
TYPE
I
描述
晶体连接或外部参考频率输入。
该引脚具有双重
功能。它可以被用作一个外部14.318 MHz的晶体连接或作为外部
参考频率输入。
O， SE
参考时钟。
3.3V 14.318 MHz的时钟输出。
5
41,44,47
40,43,46
38, 37
22,23,26,27
29
7,8,9
12,13,14,
15,18,19,20
31,
32
51,56
52
21
50
49
35
30
28
53
55
54
42,48
45
36
39
34
33
10,16
11,17
24
25
3
6
XOUT
CPUT （0 ：2）的
CPUC （0 ：2）的
SRCT ， SRCC
3V66(0:3)
3V66_4VCH
PCIF （0 ：2）的
PCI （ 0:6 ）
USB_48
DOT_48
FS_A ， FS_B
IREF
PD ＃
CPU_STP ＃
PCI_STP ＃
VTT_PWRGD ＃
SDATA
SCLK
VSS_IREF
VDD_A
VSS_A
VDD_CPU
VSS_CPU
VDD_SRC
VSS_SRC
VDD_48
VSS_48
VDD_PCI
VSS_PCI
VDD_3V66
VSS_3V66
VDD_REF
VSS_REF
O， SE
水晶连接。
连接外部14.318 MHz的晶振输出。
O， DIF
CPU时钟输出。
微分CPU时钟输出。看
表1
频率config-
uration 。
O， DIF
CPU时钟输出。
微分CPU时钟输出。看
表1
频率config-
uration 。
O， DIF
差分串行参考时钟。
O， SE
66 MHz的时钟输出。
3.3V 66 MHz的时钟从内部VCO 。
O， SE
48- / 66 - MHz的时钟输出。
通过SMBus的3.3V可选择的是66或48兆赫。
O， SE
自由运行PCI输出。
33 MHz的时钟从3V66分频。
O， SE
PCI时钟输出。
33 MHz的时钟从3V66分频。
O， SE
固定的48 - MHz时钟输出。
O， SE
固定的48 - MHz时钟输出。
I
I
我， PU
我， PU
我， PU
I
I / O
I
GND
PWR
GND
PWR
GND
PWR
GND
PWR
GND
PWR
GND
PWR
GND
PWR
GND
3.3V LVTTL输入CPU的频率选择。
目前的参考。
精密电阻连接到该引脚连接到
内部电流基准。
3.3V LVTTL输入掉电＃低电平有效。
3.3V LVTTL输入CPU_STP ＃低电平有效。
3.3V LVTTL输入PCI_STP ＃低电平有效。
3.3V的LVTTL输入是用于锁存FS_A和FS_B电平敏感频闪
输入
（低电平有效） 。
SMBus兼容SDATA 。
SMBus兼容SCLOCK 。
地面为参考电流。
3.3V电源的PLL 。
地面PLL 。
3.3V电源的输出。
地用于输出。
3.3V电源的输出。
地用于输出。
3.3V电源的输出。
地用于输出。
3.3V电源的输出。
地用于输出。
3.3V电源的输出。
地用于输出。
3.3V电源的输出。
地用于输出。
文件编号： 38-07445牧师* D
第17页2
CY28409
表1.频率选择表（ FS_A ， FS_B ）
FS_A
0
0
0
1
1
FS_B
0
MID
1
0
MID
中央处理器
100兆赫
REF / N
200兆赫
133兆赫
高阻
SRC
100/200 MHz的
REF / N
100/200 MHz的
100/200 MHz的
高阻
3V66
66兆赫
REF / N
66兆赫
66兆赫
高阻
PCIF / PCI
33兆赫
REF / N
33兆赫
33兆赫
高阻
REF0
14.3兆赫
REF / N
14.3兆赫
14.3兆赫
高阻
REF1
14.31 MHz的
REF / N
14.31 MHz的
14.31 MHz的
高阻
USB / DOT
48兆赫
REF / N
48兆赫
48兆赫
高阻
表2.频率选择表（ FS_A ， FS_B ）的SMBus位字节5 6 = 1
FS_A
0
0
1
FS_B
0
1
0
中央处理器
200兆赫
400兆赫
266兆赫
SRC
100/200 MHz的
100/200 MHz的
100/200 MHz的
3V66
66兆赫
66兆赫
66兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
REF0
14.3兆赫
14.3兆赫
14.3兆赫
REF1
14.31 MHz的
14.31 MHz的
14.31 MHz的
USB / DOT
48兆赫
48兆赫
48兆赫
频率选择引脚（ FS_A ， FS_B ）
主时钟频率的选择是通过将所获得的
适当的逻辑电平，以FS_A和FS_B输入之前
VTT_PWRGD ＃断言（所看到的时钟合成器） 。
当VTT_PWRGD ＃被采样低的时钟芯片
（表示处理器VTT电压是稳定的） ，时钟芯片
样品的FS_A和FS_B输入值。对于所有的逻辑电平
FS_A和FS_B除了MID的， VTT_PWRGD ＃采用
在这一次的有效低一次性功能
VTT_PWRGD ＃采样为低，所有进一步的
VTT_PWRGD ＃ ， FS_A和FS_B变化将被忽略。在
其中， FS_B处于中等水平时， VTT_PWRGD ＃是这样的
采样为低电平时，时钟芯片将采用“测试时钟模式。 ”
一旦“测试时钟模式”已被调用，所有进一步的FS_B
转换将被忽略， FS_A将异步
为Hi-Z和REF / N模式之间进行选择。退出测试模式
完成了单车功率FS_B在高或
低状态。
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表3中。
块写入和块读协议中概述
表4
而
表5
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
表3.命令代码定义
位
7
(6:0)
描述
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是
'0000000'
表4块读取和块写入协议
块写入协议
位
1
2:8
9
10
11:18
19
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
描述
位
1
2:8
9
10
11:18
19
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
块读协议
描述
文件编号： 38-07445牧师* D
第17页3
CY28409
表4块读取和块写入协议
（续）
块写入协议
位
20:27
28
29:36
37
38:45
46
....
....
....
....
....
....
字节数 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节2 - 8位
感谢来自SLAVE
......................
数据字节（ N-1） - 8位
感谢来自SLAVE
数据字节N - 8位
感谢来自SLAVE
停止
描述
位
20
21:27
28
29
30:37
38
39:46
47
48:55
56
....
....
....
表5.字节读和字节写入协议
字节写入协议
位
1
2:8
9
10
11:18
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
“ 100XXXXX ”代表字节操作，位[ 4 ： 0 ]的
该字节到命令码表示的偏移量
访问
感谢来自SLAVE
从主数据字节 - 8位
感谢来自SLAVE
停止
描述
位
1
2:8
9
10
11:18
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
“ 100XXXXX ”代表字节操作，位[ 4 ：0]
的命令代码表示的偏移量
要访问的字节
感谢来自SLAVE
重复启动
从地址 - 7位
阅读= 1
感谢来自SLAVE
从机的数据字节 - 8位
感谢来自主
停止
字节读协议
描述
重复启动
从地址 - 7位
阅读= 1
感谢来自SLAVE
从奴隶字节数 - 8位
感谢来自主
从机的数据字节 - 8位
感谢来自主
从机的数据字节 - 8位
感谢来自主
从机的数据字节N - 8位
感谢来自主
停止
块读协议
描述
19
20:27
28
29
19
20
21:27
28
29
30:37
38
39
控制寄存器
字节0 ：控制寄存器0
位
7
6
@Pup
0
1
版权所有
PCIF
PCI
版权所有
版权所有
名字
保留，设为= 0
PCI驱动强度覆盖
0 =强制所有PCI和PCIF输出为低驱动强度
1 =强制所有PCI和PCIF输出到高驱动力
保留，设为= 0
保留，设为= 0
第17页4
描述
5
4
0
0
文件编号： 38-07445牧师* D
CY28409
字节0 ：控制寄存器0
（续）
位
3
2
1
0
@Pup
EXTERNALLY
选
EXTERNALLY
选
EXTERNALLY
选
EXTERNALLY
选
名字
PCI_STP ＃
CPU_STP ＃
FS_B
FS_A
描述
PCI_STP ＃反映了外部PCI_STP ＃引脚的当前值。
0 = PCI_STP ＃引脚为低电平。
CPU_STP ＃反映了外部CPU_STP ＃引脚的当前值。
0 = CPU_STP ＃引脚为低电平。
FS_B反映FS_B销采样上电时的值。
FS_A反映FS_A销采样上电时的值。
字节1 ：控制寄存器1
位
7
6
5
4
3
2
1
0
@Pup
0
1
1
1
1
1
1
1
名字
SRCT ， SRCC
SRCT ， SRCC
版权所有
版权所有
版权所有
CPUT2 ， CPUC2
CPUT1 ， CPUC1
CPUT0 ， CPUC0
描述
允许SRCT / C控制的PCI_STP ＃或SW PCI_STP断言
0 =自由运行， 1 =停止与PCI_STP ＃
SRCT / C输出使能; 0 =禁用（高阻） ， 1 =启用
保留，设为= 1
保留，设为= 1
保留，设为= 1
CPUT / C2输出使能; 0 =禁用（高阻） ， 1 =启用
CPUT / C1输出使能; 0 =禁用（高阻） ， 1 =启用
CPUT / C0输出使能; 0 =禁用（高阻） ， 1 =启用
字节2 ：控制寄存器2
位
7
6
5
4
3
2
1
0
@Pup
0
0
0
0
0
0
0
0
名字
SRCT ， SRCC
SRCT ， SRCC
CPUT2 ， CPUC2
CPUT1 ， CPUC1
CPUT0 ， CPUC0
CPUT2 ， CPUC2
CPUT1 ， CPUC1
CPUT0 ， CPUC0
描述
SRCT / C PWRDWN驱动模式
0 =在掉电模式下， 1 =三态时断电驱动
SRCT / C停止驱动模式
0 = PCI_STP期间的驱使下， 1 = PCI_STP在三态
CPUT / C2 PWRDWN驱动模式
0 =在掉电模式下， 1 =三态时断电驱动
CPUT / C1 PWRDWN驱动模式
0 =在掉电模式下， 1 =三态时断电驱动
CPUT / C0 PWRDWN驱动模式
0 =在掉电模式下， 1 =三态时断电驱动
CPUT / C2停止驱动模式
0 =驱动停止时，停止时1 =三态
CPUT / C1停止驱动模式
0 =驱动停止时，停止时1 =三态
CPUT / C0停止驱动模式
0 =驱动停止时，停止时1 =三态
字节3 ：控制寄存器3
位
7
@Pup
1
名字
SW PCI STOP
描述
SW PCI_STP功能
0 = PCI_STP断言， 1 = PCI_STP解除报警
当此位被设置为0 ，所有停止的PCI ， PCIF和SRC输出将
在不具有短脉冲停止以同步方式。
当此位被设置为1时，全都停下PCI ， PCIF和SRC输出将
以同步的方式，没有短脉冲恢复。
PCI6输出使能
0 =禁用， 1 =启用
6
1
PCI6
文件编号： 38-07445牧师* D
第17页5
CY28409
时钟合成器与差分SRC和CPU输出
特点
支持Intel奔腾4 CPU的类型
可选的CPU频率
3.3V电源
十份PCI时钟
3V66的五份与一个可选VCH
两份48 MHz的USB时钟
中央处理器
x3
SRC
x1
3V66
x5
PCI
x 10
REF
x2
48M
x2
三个差分CPU时钟对
一个差分时钟的SRC
I
2
支持C具有回读功能
最大理想利盟扩频资料
降低EMI
56引脚SSOP和TSSOP封装
框图
XIN
XOUT
CPU_STP ＃
PCI_STP ＃
FS_ [A ： B]
VTT_PWRGD ＃
IREF
VDD_3V66
3V66_[0:3]
引脚配置
VDD_REF
REF0 ： 1
[1]
XTAL
OSC
PLL1
~
PLL的参考频率
分频器
网
VDD_CPU
CPUT [0： 2]， CPUC [0： 2]
VDD_SRC
SRCT ， SRCC
PLL2
2
VDD_PCI
PCIF [0： 2]
PCI [0： 6]
3V66_4/VCH
VDD_48MHz
DOT_48
USB_48
PD ＃
SDATA
SCLK
I
2
C
逻辑
REF_0
REF_1
VDD_REF
XIN
XOUT
VSS_REF
PCIF0
PCIF1
PCIF2
VDD_PCI
VSS_PCI
PCI0
PCI1
PCI2
PCI3
VDD_PCI
VSS_PCI
PCI4
PCI5
PCI6
PD ＃
3V66_0
3V66_1
VDD_3V66
VSS_3V66
3V66_2
3V66_3
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
FS_B
VDD_A
VSS_A
VSS_IREF
IREF
FS_A
CPU_STP ＃
PCI_STP ＃
VDD_CPU
CPUT2
CPUC2
VSS_CPU
CPUT1
CPUC1
VDD_CPU
CPUT0
CPUC0
VSS_SRC
SRCT
SRCC
VDD_SRC
VTT_PWRGD ＃
VDD_48
VSS_48
DOT_48
USB_48
SDATA
3V66_4/VCH
56 SSOP / TSSOP
CY28409
注意：
标有1信号[ * ]和[ ** ]具有内部上拉和下拉电阻，分别。
1.0版， 2006年11月22日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
第16页1
www.SpectraLinear.com
CY28409
引脚说明
PIN号
1, 2
4
XIN
名字
REF （0： 1）
TYPE
I
描述
晶体连接或外部参考频率输入。
该引脚具有双重
功能。它可以被用作一个外部14.318 MHz的晶体连接或作为外部
参考频率输入。
O， SE
参考时钟。
3.3V 14.318 MHz的时钟输出。
5
41,44,47
40,43,46
38, 37
22,23,26,27
29
7,8,9
12,13,14,
15,18,19,20
31,
32
51,56
52
21
50
49
35
30
28
53
55
54
42,48
45
36
39
34
33
10,16
11,17
24
25
3
6
XOUT
CPUT （0 ：2）的
CPUC （0 ：2）的
SRCT ， SRCC
3V66(0:3)
3V66_4VCH
PCIF （0 ：2）的
PCI （ 0:6 ）
USB_48
DOT_48
FS_A ， FS_B
IREF
PD ＃
CPU_STP ＃
PCI_STP ＃
VTT_PWRGD ＃
SDATA
SCLK
VSS_IREF
VDD_A
VSS_A
VDD_CPU
VSS_CPU
VDD_SRC
VSS_SRC
VDD_48
VSS_48
VDD_PCI
VSS_PCI
VDD_3V66
VSS_3V66
VDD_REF
VSS_REF
O， SE
水晶连接。
连接外部14.318 MHz的晶振输出。
O， DIF
CPU时钟输出。
微分CPU时钟输出。看
表1
频率config-
uration 。
O， DIF
CPU时钟输出。
微分CPU时钟输出。看
表1
频率config-
uration 。
O， DIF
差分串行参考时钟。
O， SE
66 MHz的时钟输出。
3.3V 66 MHz的时钟从内部VCO 。
O， SE
48- / 66 - MHz的时钟输出。
通过SMBus的3.3V可选择的是66或48兆赫。
O， SE
自由运行PCI输出。
33 MHz的时钟从3V66分频。
O， SE
PCI时钟输出。
33 MHz的时钟从3V66分频。
O， SE
固定的48 - MHz时钟输出。
O， SE
固定的48 - MHz时钟输出。
I
I
我， PU
我， PU
我， PU
I
I / O
I
GND
PWR
GND
PWR
GND
PWR
GND
PWR
GND
PWR
GND
PWR
GND
PWR
GND
3.3V LVTTL输入CPU的频率选择。
目前的参考。
精密电阻连接到该引脚连接到
内部电流基准。
3.3V LVTTL输入掉电＃低电平有效。
3.3V LVTTL输入CPU_STP ＃低电平有效。
3.3V LVTTL输入PCI_STP ＃低电平有效。
3.3V的LVTTL输入是用于锁存FS_A和FS_B电平敏感频闪
输入
（低电平有效） 。
SMBus兼容SDATA 。
SMBus兼容SCLOCK 。
地面为参考电流。
3.3V电源的PLL 。
地面PLL 。
3.3V电源的输出。
地用于输出。
3.3V电源的输出。
地用于输出。
3.3V电源的输出。
地用于输出。
3.3V电源的输出。
地用于输出。
3.3V电源的输出。
地用于输出。
3.3V电源的输出。
地用于输出。
1.0版， 2006年11月22日
第16页2
CY28409
表1.频率选择表（ FS_A ， FS_B ）
FS_A
0
0
0
1
1
FS_B
0
MID
1
0
MID
中央处理器
100兆赫
REF / N
200兆赫
133兆赫
高阻
SRC
100/200 MHz的
REF / N
100/200 MHz的
100/200 MHz的
高阻
3V66
66兆赫
REF / N
66兆赫
66兆赫
高阻
PCIF / PCI
33兆赫
REF / N
33兆赫
33兆赫
高阻
REF0
14.3兆赫
REF / N
14.3兆赫
14.3兆赫
高阻
REF1
14.31 MHz的
REF / N
14.31 MHz的
14.31 MHz的
高阻
USB / DOT
48兆赫
REF / N
48兆赫
48兆赫
高阻
表2.频率选择表（ FS_A ， FS_B ）的SMBus位字节5 6 = 1
FS_A
0
0
1
FS_B
0
1
0
中央处理器
200兆赫
400兆赫
266兆赫
SRC
100/200 MHz的
100/200 MHz的
100/200 MHz的
3V66
66兆赫
66兆赫
66兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
REF0
14.3兆赫
14.3兆赫
14.3兆赫
REF1
14.31 MHz的
14.31 MHz的
14.31 MHz的
USB / DOT
48兆赫
48兆赫
48兆赫
频率选择引脚（ FS_A ， FS_B ）
主时钟频率的选择是通过将所获得的
适当的逻辑电平，以FS_A和FS_B输入之前
VTT_PWRGD ＃断言（所看到的时钟合成器） 。
当VTT_PWRGD ＃被采样低的时钟芯片
（表示处理器VTT电压是稳定的） ，时钟芯片
样品的FS_A和FS_B输入值。对于所有的逻辑电平
FS_A和FS_B除了MID的， VTT_PWRGD ＃采用
在这一次的有效低一次性功能
VTT_PWRGD ＃采样为低，所有进一步的
VTT_PWRGD ＃ ， FS_A和FS_B变化将被忽略。在
其中， FS_B处于中等水平时， VTT_PWRGD ＃是这样的
采样为低电平时，时钟芯片将采用“测试时钟模式。 ”
一旦“测试时钟模式”已被调用，所有进一步的FS_B
转换将被忽略， FS_A将异步
为Hi-Z和REF / N模式之间进行选择。退出测试模式
完成了单车功率FS_B在高或
低状态。
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表3中。
块写入和块读协议中概述
表4
而
表5
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
表3.命令代码定义
位
7
(6:0)
描述
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是
'0000000'
表4块读取和块写入协议
块写入协议
位
1
2:8
9
10
11:18
19
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
描述
位
1
2:8
9
10
11:18
19
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
块读协议
描述
1.0版， 2006年11月22日
第16页3
CY28409
表4块读取和块写入协议
（续）
块写入协议
位
20:27
28
29:36
37
38:45
46
....
....
....
....
....
....
字节数 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节2 - 8位
感谢来自SLAVE
......................
数据字节（ N-1） - 8位
感谢来自SLAVE
数据字节N - 8位
感谢来自SLAVE
停止
描述
位
20
21:27
28
29
30:37
38
39:46
47
48:55
56
....
....
....
表5.字节读和字节写入协议
字节写入协议
位
1
2:8
9
10
11:18
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
“ 100XXXXX ”代表字节操作，位[ 4 ： 0 ]的
该字节到命令码表示的偏移量
访问
感谢来自SLAVE
从主数据字节 - 8位
感谢来自SLAVE
停止
描述
位
1
2:8
9
10
11:18
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
“ 100XXXXX ”代表字节操作，位[ 4 ：0]
的命令代码表示的偏移量
要访问的字节
感谢来自SLAVE
重复启动
从地址 - 7位
阅读= 1
感谢来自SLAVE
从机的数据字节 - 8位
感谢来自主
停止
字节读协议
描述
重复启动
从地址 - 7位
阅读= 1
感谢来自SLAVE
从奴隶字节数 - 8位
感谢来自主
从机的数据字节 - 8位
感谢来自主
从机的数据字节 - 8位
感谢来自主
从机的数据字节N - 8位
感谢来自主
停止
块读协议
描述
19
20:27
28
29
19
20
21:27
28
29
30:37
38
39
控制寄存器
字节0 ：控制寄存器0
位
7
6
@Pup
0
1
版权所有
PCIF
PCI
版权所有
版权所有
名字
保留，设为= 0
PCI驱动强度覆盖
0 =强制所有PCI和PCIF输出为低驱动强度
1 =强制所有PCI和PCIF输出到高驱动力
保留，设为= 0
保留，设为= 0
描述
5
4
0
0
1.0版， 2006年11月22日
第16页4
CY28409
字节0 ：控制寄存器0
（续）
位
3
2
1
0
@Pup
EXTERNALLY
选
EXTERNALLY
选
EXTERNALLY
选
EXTERNALLY
选
名字
PCI_STP ＃
CPU_STP ＃
FS_B
FS_A
描述
PCI_STP ＃反映了外部PCI_STP ＃引脚的当前值。
0 = PCI_STP ＃引脚为低电平。
CPU_STP ＃反映了外部CPU_STP ＃引脚的当前值。
0 = CPU_STP ＃引脚为低电平。
FS_B反映FS_B销采样上电时的值。
FS_A反映FS_A销采样上电时的值。
字节1 ：控制寄存器1
位
7
6
5
4
3
2
1
0
@Pup
0
1
1
1
1
1
1
1
名字
SRCT ， SRCC
SRCT ， SRCC
版权所有
版权所有
版权所有
CPUT2 ， CPUC2
CPUT1 ， CPUC1
CPUT0 ， CPUC0
描述
允许SRCT / C控制的PCI_STP ＃或SW PCI_STP断言
0 =自由运行， 1 =停止与PCI_STP ＃
SRCT / C输出使能; 0 =禁用（高阻） ， 1 =启用
保留，设为= 1
保留，设为= 1
保留，设为= 1
CPUT / C2输出使能; 0 =禁用（高阻） ， 1 =启用
CPUT / C1输出使能; 0 =禁用（高阻） ， 1 =启用
CPUT / C0输出使能; 0 =禁用（高阻） ， 1 =启用
字节2 ：控制寄存器2
位
7
6
5
4
3
2
1
0
@Pup
0
0
0
0
0
0
0
0
名字
SRCT ， SRCC
SRCT ， SRCC
CPUT2 ， CPUC2
CPUT1 ， CPUC1
CPUT0 ， CPUC0
CPUT2 ， CPUC2
CPUT1 ， CPUC1
CPUT0 ， CPUC0
描述
SRCT / C PWRDWN驱动模式
0 =在掉电模式下， 1 =三态时断电驱动
SRCT / C停止驱动模式
0 = PCI_STP期间的驱使下， 1 = PCI_STP在三态
CPUT / C2 PWRDWN驱动模式
0 =在掉电模式下， 1 =三态时断电驱动
CPUT / C1 PWRDWN驱动模式
0 =在掉电模式下， 1 =三态时断电驱动
CPUT / C0 PWRDWN驱动模式
0 =在掉电模式下， 1 =三态时断电驱动
CPUT / C2停止驱动模式
0 =驱动停止时，停止时1 =三态
CPUT / C1停止驱动模式
0 =驱动停止时，停止时1 =三态
CPUT / C0停止驱动模式
0 =驱动停止时，停止时1 =三态
字节3 ：控制寄存器3
位
7
@Pup
1
名字
SW PCI STOP
描述
SW PCI_STP功能
0 = PCI_STP断言， 1 = PCI_STP解除报警
当此位被设置为0 ，所有停止的PCI ， PCIF和SRC输出将
在不具有短脉冲停止以同步方式。
当此位被设置为1时，全都停下PCI ， PCIF和SRC输出将
以同步的方式，没有短脉冲恢复。
PCI6输出使能
0 =禁用， 1 =启用
6
1
PCI6
1.0版， 2006年11月22日
第16页5
QQ：2880707522 复制
