CY28404
CK409兼容的时钟合成器
特点
支持Intel的Springdale /普雷斯科特（ CK409 ）
可选的CPU频率
3.3V电源
9份PCI时钟
四份3V66时钟可选VCH
三份48 - MHz时钟
三份REF时钟
两个差分CPU时钟对
支持的SMBus / I
2
字节，字和块读/写
拨号-A-频率
最大理想利盟扩频资料
电磁干扰（EMI）的减少
48引脚SSOP封装
表1.频率表
中央处理器
x2
3V66
x4
PCI
x9
REF
x3
48M
x3
框图
XIN
XOUT
引脚配置
VDD_REF
REF （0： 2）
XTAL
OSC
PLL 1
PLL的参考频率
分频器
网
FS_ （A： E）
VTT_PWRGD ＃
IREF
SEL24#
SELVCH
PLL2
2
模式
PD ＃
**FS_A/REF_0
**FS_B/REF_1
VDD_REF
VDD_CPU
XIN
CPUT （0 ：1）， CPUC （0： 1）
XOUT
VSS_REF
*FS_C/PCIF0
*FS_D/PCIF1
*FS_E/PCIF2
VDD_PCI
VSS_PCI
VDD_3V66
PCI0
3V66_(0:2)
PCI1
PCI2
VDD_PCI
PCI3
PCIF （0 ：2）的
VDD_PCI
VSS_PCI
PCI （ 0 ： 5 ）
PCI4
PCI5
RESET ＃ / PD ＃
3V66_3/VCH
*SEL24#/24_48MHz
DOT_48
USB_48
VDD_48MHz
VSS_48
DOT_48
USB_48
24_48MHz
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
REF_2
VDDA
VSSA
IREF
VSS_CPU
CPUT1
CPUC1
VDD_CPU
CPUT0
CPUC0
VSS
DNC ***
DNC ***
VDD
VTT_PWRGD ＃
SDATA *
SCLK *
3V66_0
3V66_1
VSS_3V66
VDD_3V66
3V66_2/MODE*
3V66_3/VCH/SELVCH**
VDD_48
~
SSOP-48
* 150K内部上拉
** 150K内部下拉
***不连接
CY28404
2
SDATA
SCLK
I
2
C
逻辑
WD
定时器
RESET＃
1.0版， 2006年11月22日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
分页： 19 1
www.SpectraLinear.com
CY28404
引脚说明
PIN号
1, 2, 48
1, 2, 7, 8, 9
4
名字
REF （0： 2）
FS_A ， FS_B ， FS_C ，我
FS_D ， FS_E
XIN
I
TYPE
O， SE
描述
参考时钟。
3.3V 14.318 MHz的时钟输出。
3.3V LVTTL输入锁存CPU的频率选择。
晶体连接或外部参考频率输入。
该引脚有
双重功能。它可以被用作一个外部14.318 MHz的晶体连接或
作为外部参考频率输入。
水晶连接。
连接外部14.318 MHz的晶振输出。
CPU时钟输出。
微分CPU时钟输出。
CPU时钟输出。
微分CPU时钟输出。
不要连接
O， SE
I / O， SE
PD
I / O， SE
PU
66 MHz的时钟输出。
3.3V 66 MHz的时钟从内部VCO 。
48或66 MHz的时钟输出。
通过外部SELVCH 3.3V可选
魁梧电阻器和SMBus为66 MHz或48 MHz的。默认值是66兆赫。
0 = 66 MHz时， 1 = 48 MHz的
66 MHz的时钟输出。
3.3V 66 MHz的时钟从内部VCO 。复位或
掉电模式选择。 RESET ＃输出或PWRDWN ＃之间的选择
输入的PWRDWN ＃ / RESET ＃引脚。默认为RESET ＃ 。 0 = PD ， 1 =复位。
PCI时钟输出。
33 MHz的时钟从3V66分频。
固定的48 MHz的时钟输出。
固定的48 MHz的时钟输出。
目前的参考。
精密电阻连接到该引脚是
连接到内部参考电流。
3.3V LVTTL输入的PowerDown ＃低电平有效。
看门狗超时复位
输出。
24或48 MHz输出。
3.3V固定的24 MHz或48 MHz的非扩频
通过外部电打捆电阻连接到该输出可选
引脚。 0 = 24 MHz时， 1 = 48 MHz的
3.3V LVTTL输入用于锁存FS [A ： E]电平敏感频闪
输入端（低电平有效） 。
SMBus兼容SDATA 。
SMBus兼容SCLOCK 。
3.3V电源的PLL 。
地面PLL 。
3.3V电源的输出。
地用于输出。
5
40, 43
39, 42
37, 36
30, 31
26
XOUT
CPUT （0： 1）
CPUC （0： 1）
DNC
3V66(0:1)
3V66_3/VCH/
SELVCH
3V66_2/MODE
O， SE
O， DIF
O， DIF
27
7, 8, 9
PCI_F （0 ：2）的
O， SE ， PU
自由运行PCI输出。
33 MHz的时钟从3V66分频。
O， SE
O， SE
O， SE
I
I / O， PU
I / O， SE
PU
I
I / O
I
PWR
GND
PWR
GND
12，13， 14，15， PCI （0： 5）
18, 19
23
22
45
20
21
USB_48
DOT_48
IREF
RESET ＃ / PD ＃
SEL24#/
24_48MHz
VTT_PWRGD ＃
SDATA
SCLK
VDDA
VSSA
VDD(REF,PCI,48,3
V66,CPU),
VSS(REF,PCI,48,3V
66,CPU,ITP)
34
33
32
47
46
3, 10, 16, 25,
28, 35, 41
6, 11, 17, 29,
38, 44, 46
1.0版， 2006年11月22日
第19 2
CY28404
模式选择
硬件捆扎MODE输入引脚可用于选择
在RESET ＃ / PD ＃引脚的功能。默认（内部
拉）的配置是该引脚作为一个RESET ＃
看门狗输出。当在器件上电拉低，
在RESET ＃ / PD ＃引脚被配置为用作一个
掉电输入引脚。
频率选择引脚
主时钟频率的选择是通过将所获得的
通过FS_E投入之前，适当的逻辑电平FS_A
VTT_PWRGD ＃断言（所看到的时钟合成器） 。
当VTT_PWRGD ＃被采样低的时钟芯片
（表示处理器VTT电压是稳定的） ，时钟芯片
样品通过FS_E输入值的FS_A 。对于所有的逻辑
FS_A通过FS_E VTT_PWRGD水平＃采用
在这一次的有效低一次性功能
VTT_PWRGD ＃被采样，所有进一步的VTT_PWRGD ＃
并通过FS_E过渡FS_A将被忽略。
表2.频率选择表
输入条件
FS_E
FSEL_4
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
FS_D
FSEL_3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FS_C
FSEL_2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FS_B
FSEL_1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FS_A
FSEL_0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
中央处理器
100.7
100.2
108.0
101.2
版权所有
版权所有
版权所有
版权所有
125.7
130.3
133.6
134.2
134.5
148.0
版权所有
版权所有
版权所有
版权所有
167.4
170.0
175.0
180.0
185.0
190.0
100.9
133.9
200.9
版权所有
100.0
133.3
200.0
版权所有
3V66
67.1
66.8
72.0
67.5
版权所有
版权所有
版权所有
版权所有
62.9
65.1
66.8
67.1
67.3
74.0
版权所有
版权所有
版权所有
版权所有
55.8
56.7
58.3
60.0
61.7
63.3
67.3
67.0
67.0
版权所有
66.7
66.7
66.7
版权所有
PCI
33.6
33.4
36.0
33.7
版权所有
版权所有
版权所有
版权所有
31.4
32.6
33.4
33.6
33.6
37.0
版权所有
版权所有
版权所有
版权所有
27.9
28.3
29.2
30.0
30.8
31.7
33.6
33.5
33.5
版权所有
33.3
33.3
33.3
版权所有
VCO频率。
805.6
801.6
864.0
809.6
版权所有
版权所有
版权所有
版权所有
754.2
781.6
801.6
805.2
807.0
888.0
版权所有
版权所有
版权所有
版权所有
669.6
680.0
700.0
720.0
740.0
760.0
807.2
803.4
803.6
版权所有
800.0
800.0
800.0
版权所有
输出频率
PLL齿轮
常量
(G)
24004009.32
24004009.32
24004009.32
24004009.32
版权所有
版权所有
版权所有
版权所有
32005345.76
32005345.76
32005345.76
32005345.76
32005345.76
32005345.76
版权所有
版权所有
版权所有
版权所有
48008018.65
48008018.65
48008018.65
48008018.65
48008018.65
48008018.65
24004009.32
32005345.76
48008018.65
版权所有
24004009.32
32005345.76
48008018.65
版权所有
1.0版， 2006年11月22日
第19 3
CY28404
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时，并且因此
使用此接口是可选的。该接口也可以是
断电操作过程中访问。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
从任何外部I块写入和块读操作
2
C
控制器。块的读/写操作时，字节必须是
从最低的顺序来最高字节访问（最
第一显著位）停止后的任何完整的能力
字节已被转移。对于字节写和读字节
操作时，系统控制器可以访问个人
索引字节。的索引的字节的偏移被编码在
命令码，如上述
表3中。
块写入和块读协议中概述
表4
而
表5
概述了相应的字节写和字节
阅读议定书（草案）从机接收地址为11010010 （ D2H ） 。
表3.命令代码定义
位
7
(6:0)
0 =块读取或写入的块操作
1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位
应为' 0000000 '
描述
表4块读取和块写入协议
块写入协议
位
1
2:8
9
10
11:18
19
20:27
28
29:36
37
38:45
46
....
....
....
....
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位“ 00000000 ”代表
块操作
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
数据字节0 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节N /从机应答...
数据字节N - 8位
感谢来自SLAVE
停止
描述
位
1
2:8
9
10
11:18
19
20
21:27
28
29
30:37
38
39:46
47
48:55
56
....
....
....
....
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位“ 00000000 ”代表
块操作
感谢来自SLAVE
重复启动
从地址 - 7位
读
感谢来自SLAVE
从奴隶字节数 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节/应答
从机的数据字节N - 8位
无应答
停止
块读协议
描述
1.0版， 2006年11月22日
第19 4
CY28404
表5.字节读和字节写入协议
字节写入协议
位
1
2:8
9
10
11:18
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
“ 1XXXXXXX '代表字节操作，位[ 6 ：0]
的命令代码表示的偏移量
要访问的字节
感谢来自SLAVE
从主数据字节 - 8位
感谢来自SLAVE
停止
描述
位
1
2:8
9
10
11:18
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
“ 1XXXXXXX '代表字节操作，位[ 6 ： 0 ]
的命令代码表示的偏移量
要访问的字节
感谢来自SLAVE
重复启动
从地址 - 7位
阅读= 1
感谢来自SLAVE
从机的数据字节 - 8位
无应答
停止
字节读协议
描述
19
20:27
28
29
19
20
21:27
28
29
30:37
38
39
字节0 ：控制寄存器0
位
7
6
0
1
@Pup
版权所有
PCIF
PCI
版权所有
FS_E
FS_D
FS_C
FS_B
FS_A
名字
保留，设为= 0
PCI驱动强度覆盖
0 =强制所有PCI和PCIF输出为低驱动强度
1 =强制所有PCI和PCIF输出到高驱动力
保留，设为= 0
FS_E引脚上电锁存值
FS_D引脚上电锁存值
FS_C引脚上电锁存值
FS_B引脚上电锁存值
FS_A引脚上电锁存值
描述
5
4
3
2
1
0
0
HW
HW
HW
HW
HW
字节1 ：控制寄存器1
位
7
6
5
4
3
2
1
0
0
1
1
1
1
1
1
1
@Pup
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
CPUT1 ， CPUC1
CPUT0 ， CPUC0
名字
保留，设为= 0
保留，设为= 1
保留，设为= 1
保留，设为= 1
保留，设为= 1
保留，设为= 1
CPU （ T / C） 1输出使能，
0 =禁用（三态） ， 1 =启用
CPU （T / C ） 0输出使能
0 =禁用（三态） ， 1 =启用
描述
1.0版， 2006年11月22日
第19 5
CY28404
CK409兼容的时钟合成器
特点
支持Intel的Springdale /普雷斯科特（ CK409 ）
可选的CPU频率
3.3V电源
9份PCI时钟
四份3V66时钟可选VCH
三份48 - MHz时钟
三份REF时钟
两个差分CPU时钟对
支持的SMBus / I
2
字节，字和块读/写
拨号-A-频率
最大理想利盟扩频资料
电磁干扰（EMI）的减少
48引脚SSOP封装
表1.频率表
中央处理器
x2
3V66
x4
PCI
x9
REF
x3
48M
x3
框图
XIN
XOUT
引脚配置
VDD_REF
REF （0： 2）
XTAL
OSC
PLL 1
PLL的参考频率
分频器
网
FS_ （A： E）
VTT_PWRGD ＃
IREF
SEL24#
SELVCH
PLL2
2
模式
PD ＃
**FS_A/REF_0
**FS_B/REF_1
VDD_REF
VDD_CPU
XIN
CPUT （0 ：1）， CPUC （0： 1）
XOUT
VSS_REF
*FS_C/PCIF0
*FS_D/PCIF1
*FS_E/PCIF2
VDD_PCI
VSS_PCI
VDD_3V66
PCI0
3V66_(0:2)
PCI1
PCI2
VDD_PCI
PCI3
PCIF （0 ：2）的
VDD_PCI
VSS_PCI
PCI （ 0 ： 5 ）
PCI4
PCI5
RESET ＃ / PD ＃
3V66_3/VCH
*SEL24#/24_48MHz
DOT_48
USB_48
VDD_48MHz
VSS_48
DOT_48
USB_48
24_48MHz
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
REF_2
VDDA
VSSA
IREF
VSS_CPU
CPUT1
CPUC1
VDD_CPU
CPUT0
CPUC0
VSS
DNC ***
DNC ***
VDD
VTT_PWRGD ＃
SDATA *
SCLK *
3V66_0
3V66_1
VSS_3V66
VDD_3V66
3V66_2/MODE*
3V66_3/VCH/SELVCH**
VDD_48
~
2
SSOP-48
* 150K内部上拉
** 150K内部下拉
***不连接
CY28404
SDATA
SCLK
I
2
C
逻辑
WD
定时器
RESET＃
赛普拉斯半导体公司
文件编号： 38-07510牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月16日
CY28404
引脚说明
PIN号
1, 2, 48
1, 2, 7, 8, 9
4
名字
REF （0： 2）
FS_A ， FS_B ， FS_C ，我
FS_D ， FS_E
XIN
I
TYPE
O， SE
描述
参考时钟。
3.3V 14.318 MHz的时钟输出。
3.3V LVTTL输入锁存CPU的频率选择。
晶体连接或外部参考频率输入。
该引脚有
双重功能。它可以被用作一个外部14.318 MHz的晶体振荡器连接
或作为外部参考频率输入。
水晶连接。
连接外部14.318 MHz的晶振输出。
CPU时钟输出。
微分CPU时钟输出。
CPU时钟输出。
微分CPU时钟输出。
不要连接
O， SE
I / O， SE
PD
I / O， SE
PU
66 MHz的时钟输出。
3.3V 66 MHz的时钟从内部VCO 。
48或66 MHz的时钟输出。
通过外部SELVCH 3.3V可选
魁梧电阻器和SMBus为66 MHz或48 MHz的。默认值是66兆赫。
0 = 66 MHz时， 1 = 48 MHz的
66 MHz的时钟输出。
3.3V 66 MHz的时钟从内部VCO 。复位或
掉电模式选择。 RESET ＃输出或PWRDWN ＃之间的选择
输入的PWRDWN ＃ / RESET ＃引脚。默认为RESET ＃ 。 0 = PD ， 1 =复位。
PCI时钟输出。
33 MHz的时钟从3V66分频。
固定的48 - MHz时钟输出。
固定的48 - MHz时钟输出。
目前的参考。
精密电阻连接到该引脚是
连接到内部参考电流。
3.3V LVTTL输入的PowerDown ＃低电平有效。
看门狗超时复位
输出。
24或48 MHz输出。
3.3V固定的24 MHz或48 MHz的非扩频
通过外部电打捆电阻连接到该输出可选
引脚。 0 = 24 MHz时， 1 = 48 MHz的
3.3V LVTTL输入用于锁存FS [A ： E]电平敏感频闪
输入端（低电平有效） 。
SMBus兼容SDATA 。
SMBus兼容SCLOCK 。
3.3V电源的PLL 。
地面PLL 。
3.3V电源的输出。
地用于输出。
5
40, 43
39, 42
37, 36
30, 31
26
XOUT
CPUT （0： 1）
CPUC （0： 1）
DNC
3V66(0:1)
3V66_3/VCH/
SELVCH
3V66_2/MODE
O， SE
O， DIF
O， DIF
27
7, 8, 9
PCI_F （0 ：2）的
O， SE ， PU
自由运行PCI输出。
33 MHz的时钟从3V66分频。
O， SE
O， SE
O， SE
I
I / O， PU
I / O， SE
PU
I
I / O
I
PWR
GND
PWR
GND
12，13， 14，15， PCI （0： 5）
18, 19
23
22
45
20
21
USB_48
DOT_48
IREF
RESET ＃ / PD ＃
SEL24#/
24_48MHz
VTT_PWRGD ＃
SDATA
SCLK
VDDA
VSSA
VDD(REF,PCI,48,3
V66,CPU),
VSS(REF,PCI,48,3V
66,CPU,ITP)
34
33
32
47
46
3, 10, 16, 25,
28, 35, 41
6, 11, 17, 29,
38, 44, 46
文件编号： 38-07510牧师* B
第20页2
CY28404
模式选择
硬件捆扎MODE输入引脚可用于选择
在RESET ＃ / PD ＃引脚的功能。默认（内部
拉）的配置是该引脚作为一个RESET ＃
看门狗输出。当在器件上电拉低，
在RESET ＃ / PD ＃引脚被配置为用作一个
掉电输入引脚。
频率选择引脚
主时钟频率的选择是通过将所获得的
通过FS_E投入之前，适当的逻辑电平FS_A
VTT_PWRGD ＃断言（所看到的时钟合成器） 。
当VTT_PWRGD ＃被采样低的时钟芯片
（表示处理器VTT电压是稳定的） ，时钟芯片
样品通过FS_E输入值的FS_A 。对于所有的逻辑
FS_A通过FS_E VTT_PWRGD水平＃采用
在这一次的有效低一次性功能
VTT_PWRGD ＃被采样，所有进一步的VTT_PWRGD ＃
并通过FS_E过渡FS_A将被忽略。
输出频率
FS_A
FSEL_0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
中央处理器
100.7
100.2
108.0
101.2
版权所有
版权所有
版权所有
版权所有
125.7
130.3
133.6
134.2
134.5
148.0
版权所有
版权所有
版权所有
版权所有
167.4
170.0
175.0
180.0
185.0
190.0
100.9
133.9
200.9
版权所有
100.0
133.3
200.0
版权所有
3V66
67.1
66.8
72.0
67.5
版权所有
版权所有
版权所有
版权所有
62.9
65.1
66.8
67.1
67.3
74.0
版权所有
版权所有
版权所有
版权所有
55.8
56.7
58.3
60.0
61.7
63.3
67.3
67.0
67.0
版权所有
66.7
66.7
66.7
版权所有
PCI
33.6
33.4
36.0
33.7
版权所有
版权所有
版权所有
版权所有
31.4
32.6
33.4
33.6
33.6
37.0
版权所有
版权所有
版权所有
版权所有
27.9
28.3
29.2
30.0
30.8
31.7
33.6
33.5
33.5
版权所有
33.3
33.3
33.3
版权所有
VCO频率。
805.6
801.6
864.0
809.6
版权所有
版权所有
版权所有
版权所有
754.2
781.6
801.6
805.2
807.0
888.0
版权所有
版权所有
版权所有
版权所有
669.6
680.0
700.0
720.0
740.0
760.0
807.2
803.4
803.6
版权所有
800.0
800.0
800.0
版权所有
表2.频率选择表
输入条件
FS_E
FSEL_4
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
FS_D
FSEL_3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FS_C
FSEL_2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FS_B
FSEL_1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
PLL齿轮
常量
(G)
24004009.32
24004009.32
24004009.32
24004009.32
版权所有
版权所有
版权所有
版权所有
32005345.76
32005345.76
32005345.76
32005345.76
32005345.76
32005345.76
版权所有
版权所有
版权所有
版权所有
48008018.65
48008018.65
48008018.65
48008018.65
48008018.65
48008018.65
24004009.32
32005345.76
48008018.65
版权所有
24004009.32
32005345.76
48008018.65
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文件编号： 38-07510牧师* B
第20页3
CY28404
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时，并且因此
使用此接口是可选的。该接口也可以是
断电操作过程中访问。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
从任何外部I块写入和块读操作
2
C
控制器。块的读/写操作时，字节必须是
从最低的顺序来最高字节访问（最
第一显著位）停止后的任何完整的能力
字节已被转移。对于字节写和读字节
操作时，系统控制器可以访问个人
索引字节。的索引的字节的偏移被编码在
命令码，如上述
表3中。
块写入和块读协议中概述
表4
而
表5
概述了相应的字节写和字节
阅读议定书（草案）从机接收地址为11010010 （ D2H ） 。
表3.命令代码定义
位
7
(6:0)
0 =块读取或写入的块操作
1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位
应为' 0000000 '
描述
表4块读取和块写入协议
块写入协议
位
1
2:8
9
10
11:18
19
20:27
28
29:36
37
38:45
46
....
....
....
....
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位“ 00000000 ”代表
块操作
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
数据字节0 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节N /从机应答...
数据字节N - 8位
感谢来自SLAVE
停止
描述
位
1
2:8
9
10
11:18
19
20
21:27
28
29
30:37
38
39:46
47
48:55
56
....
....
....
....
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位“ 00000000 ”代表
块操作
感谢来自SLAVE
重复启动
从地址 - 7位
读
感谢来自SLAVE
从奴隶字节数 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节/应答
从机的数据字节N - 8位
无应答
停止
块读协议
描述
文件编号： 38-07510牧师* B
第20页4
CY28404
表5.字节读和字节写入协议
字节写入协议
位
1
2:8
9
10
11:18
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
“ 1XXXXXXX '代表字节操作，位[ 6 ：0]
的命令代码表示的偏移量
要访问的字节
感谢来自SLAVE
从主数据字节 - 8位
感谢来自SLAVE
停止
描述
位
1
2:8
9
10
11:18
开始
从地址 - 7位
写= 0
感谢来自SLAVE
命令代码 - 8位
“ 1XXXXXXX '代表字节操作，位[ 6 ： 0 ]
的命令代码表示的偏移量
要访问的字节
感谢来自SLAVE
重复启动
从地址 - 7位
阅读= 1
感谢来自SLAVE
从机的数据字节 - 8位
无应答
停止
字节读协议
描述
19
20:27
28
29
19
20
21:27
28
29
30:37
38
39
字节0 ：控制寄存器0
位
7
6
0
1
@Pup
版权所有
PCIF
PCI
版权所有
FS_E
FS_D
FS_C
FS_B
FS_A
名字
保留，设为= 0
PCI驱动强度覆盖
0 =强制所有PCI和PCIF输出为低驱动强度
1 =强制所有PCI和PCIF输出到高驱动力
保留，设为= 0
FS_E引脚上电锁存值
FS_D引脚上电锁存值
FS_C引脚上电锁存值
FS_B引脚上电锁存值
FS_A引脚上电锁存值
描述
5
4
3
2
1
0
0
HW
HW
HW
HW
HW
字节1 ：控制寄存器1
位
7
6
5
4
3
2
1
0
0
1
1
1
1
1
1
1
@Pup
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
CPUT1 ， CPUC1
CPUT0 ， CPUC0
名字
保留，设为= 0
保留，设为= 1
保留，设为= 1
保留，设为= 1
保留，设为= 1
保留，设为= 1
CPU （ T / C） 1输出使能，
0 =禁用（三态） ， 1 =启用
CPU （T / C ） 0输出使能
0 =禁用（三态） ， 1 =启用
描述
文件编号： 38-07510牧师* B
第20页5
QQ：2880707522 复制
