CY28353-2
差分时钟缓冲器/驱动器
特点
锁相环（ PLL ），双时钟分配
数据速率同步DRAM应用
分配一个差分时钟输入到六差
输出
外部反馈引脚（ FBINT ， FBINC ）用于
输出同步时钟输入
符合DDRI规格
电磁干扰的传播感知（ EMI）
减少
28引脚SSOP封装
描述
该PLL时钟缓冲器被设计为2.5伏
DD
2.5 AV
DD
运算和差分数据输入和输出电平。
此装置是将分配一个差动零延迟缓冲器
时钟输入对（ CLKINT ， CLKINC ）至6差动对
时钟输出（ CLKT [0： 4] ， CLKC [0： 4] ），以及一个差分对
反馈时钟输出（ FBOUTT ， FBOUTC ） 。时钟
输出由输入时钟（ CLKINT ， CLKINC ）控制
和反馈时钟（ FBINT ， FBINC ） 。
两线串行总线可以设置每个输出时钟对
（ CLKT [0 ： 5 ] ， CLKC [ 0 ： 5 ] ）的Hi-Z状态。当AV
DD
is
接地， PLL被关闭，旁路测试
的目的。
本设备的使用PLL输入时钟（ CLKINT ，
CLKINC ）和反馈时钟（ FBINT ， FBINC ），以提供
高性能，低偏移，低抖动差分输出
时钟。
框图
引脚配置
10
CLKT0
CLKC0
CLKT1
CLKC1
SCLK
SDATA
串行
接口
逻辑
CLKC0
CLKT0
VDD
CLKT1
CLKC1
GND
SCLK
CLKINT
CLKINC
AVDD
AGND
VDD
CLKT2
CLKC2
CLKT2
CLKC2
CLKT3
CLKC3
CLKINT
CLKINC
FBINC
FBINT
PLL
CLKT4
CLKC4
CLKT5
CLKC5
FBOUTT
FBOUTC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
GND
CLKC5
CLKT5
CLKC4
CLKT4
VDD
SDATA
FBINC
FBINT
FBOUTT
FBOUTC
CLKT3
CLKC3
GND
AVDD
28引脚SSOP
赛普拉斯半导体公司
文件编号： 38-07372修订版**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年12月27日
CY28353-2
CY28353-2
引脚说明
[1
]
引脚数
8
9
21
20
2,4,13,17,24,26
1,5,14,16,25,27
19
引脚名称
CLKINT
CLKINC
FBINC
FBINT
CLKT （0： 5）
CLKC （0： 5）
FBOUTT
I / O
I
I
I
I
O
O
O
引脚说明
互补的时钟输入。
互补的时钟输入。
反馈时钟输入。
连接
FBOUTC用于访问的PLL 。
反馈时钟输入。
连接
FBOUTT用于访问的PLL 。
时钟输出。
时钟输出。
反馈时钟输出。
连接到差分输出
FBINT正常运行。旁路
延迟电容在此输出将控制
参考输入/输出时钟相位
关系。
反馈时钟输出。
连接
FBINC正常运行。旁路
延迟电容在此输出将控制
参考输入/输出时钟相位
关系。
数据输入的两线串行
公共汽车
差分输出
差分输入
电气特性
低压差分输入
18
FBOUTC
O
7
22
SCLK
SDATA
我， PU
串行时钟输入。
在时钟数据
SDATA到内部寄存器中。
I / O ，
PU
串行数据输入。
输入数据的时钟数据输入和输出的
到内部寄存器来启用/禁用两线串行总线
独立输出。这提供了灵活性
相容性的电源管理。
2.5V电源的逻辑。
2.5V电源的PLL 。
地面上。
模拟地的PLL 。
标称值为2.5V
标称值为2.5V
3,12,23
10
6,15,28
11
VDD
AVDD
GND
AGND
注意：
1.旁路电容（ 0.1
F）应放置在尽可能靠近每个电源正极引脚（ < 0.2“ ） 。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
文件编号： 38-07372修订版**
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CY28353-2
最大额定值
[2]
输入相对于V电压
SS
:.............................. V
SS
– 0.3V
输入相对于V电压
DDQ
或AV
DD
: ............. V
DD
+ 0.3V
存储温度： .................................- 65 ° C至+ 150°C
工作温度： .................................... 0 ° C至+ 85°C
最大电源： .............................................. ..3.5V
该器件包含电路，以保护输入对
损坏，由于高静电压或电场;不过，
应采取预防措施，以避免应用程序的任何
电压大于最大额定电压至该电路更高。
为了正常工作，V
IN
和V
OUT
应限制在
的范围内
V
SS
＆ LT ; （V
IN
或V
OUT
） ＆ LT ; V
DD
.
未使用的输入必须始终连接到一个适当的逻辑
电压电平（或V
SS
或V
DD
).
DC参数
V
DDA
= V
DDQ
= 2.5V + 5 ％ ，T
A
= 0 ° C至+ 70°C
[3]
参数
VIL
VIH
VID
VIX
IIN
IOL
IOH
VOL
VOH
VOUT
VOC
IOZ
IDDQ
IDSTAT
国际直拨电话
CIN
描述
输入低电压
输入高电压
差分输入
电压
[4]
差分输入
电压穿越
[5]
输入电流
输出低电流
输出高电流
输出低电压
输出高电压
输出电压摆幅
[6]
输出隧道
电压
[7]
高阻抗输出V
O
= GND或V
O
= V
DDQ
当前
动态供应
当前
[8]
静态电源电流
PLL电源电流
输入引脚电容
V
DDA
只
9
4
所有V
DDQ
和V
DDI
, F
O
= 170
兆赫
CLKINT ， FBINT
CLKINT ， FBINT
V
IN
= 0V或V
IN
= V
DDQ
,
CLKINT ， FBINT
V
DDQ
= 2.375V, V
OUT
= 1.2V
V
DDQ
= 2.375V, V
OUT
=1V
V
DDQ
= 2.375V ，我
OL
= 12毫安
V
DDQ
= 2.375V ，我
OH
= -12毫安
1.7
1.1
(V
DDQ
/2) – 0.2
–10
235
V
DDQ
/2
V
DDQ
– 0.4
(V
DDQ
/2) + 0.2
10
300
1
12
6
条件
SDATA ， SCLK
2.2
0.35
(V
DDQ
/2) – 0.2
–10
26
–18
35
–32
0.6
V
DDQ
/2
V
DDQ
+ 0.6
(V
DDQ
/2) + 0.2
10
分钟。
典型值。
马克斯。
1.0
单位
V
V
V
V
A
mA
mA
V
V
V
V
A
mA
mA
mA
pF
AC参数
V
DD
= V
DDQ
= 2.5V ±5％ ，T
A
= 0 ° C至+ 70°C
[9,10]
参数
FCLK
香港贸易发展局
TLOCK
TR / TF
tpZL ， tpZH
tpLZ ， tpHZ
描述
工作时钟频率
输入时钟的占空比
最大PLL锁定时间
时钟输出摆率
输出使能时间
[11]
条件
AV
DD
, V
DD
= 2.5V ± 0.2V
分钟。
60
40
典型值。
马克斯。
170
60
100
2.5
单位
兆赫
%
s
V / ns的
ns
ns
20％至80 ％的V
OD
1
3
3
（所有输出）
输出禁止时间
[11]
（所有输出）
注意事项：
2.
多个电源：
对任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源srquencing不是必需的。
3.未使用的输入必须保持高电平或低电平，以防止它们飘浮。
4.差分输入信号电压指定的电压差| VTR - VCP |需要切换，其中VTR是真正的输入电平，并VCP是
互补的输入电平。
5.微分交叉点的输入电压，预计跟踪VDDQ和是在该差分信号必须穿越的电压。
6.对于负载条件参见
图7 。
7. VOC的值预计是| VTR + VCP | / 2 。如果每个时钟直接终止由120
电阻器。看
图7 。
8.所有输出切换装有16 pF的60
环境。看
图7 。
9.参数由设计和特性保证。不是100 ％生产测试
10. PLL能够满足指定的参数，同时支持合成SSC采用30kHz和33.3kHz的调制频率有下降的
-0.5 ％的利差
11.指非反相输出的过渡
文件编号： 38-07372修订版**
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CY28353-2
AC参数
V
DD
= V
DDQ
= 2.5V ±5％ ，T
A
= 0 ° C至+ 70°C
[9,10]
参数
TCCJ
tjit （ H- PER）
TPLH
的TPH1
TSKEW
tPHASE
tPHASEJ
描述
循环周期抖动
半周期抖动
[13]
低到高的传输延迟，
CLKINT到CLKT [ 0 ： 5 ]
高到低传输延迟，
CLKINT到CLKT [ 0 ： 5 ]
任何输出到任何输出偏斜
[12]
相位误差
[12]
条件
F > 66兆赫
F > 66兆赫
分钟。
–100
–100
1.5
1.5
典型值。
马克斯。
100
100
单位
ps
ps
ns
ns
ps
ps
ps
3.5
3.5
6
6
100
–150
F > 66MHz的
–50
150
50
相位误差抖动
零延迟缓冲器
当作为一个零延迟缓冲器使用的CY28353-2将可能是
在嵌套的时钟树的应用程序。用于这些应用的
CY28353-2提供差分时钟输入对的锁相环（PLL）
参考。该CY28353-2则可以锁定到参考
并转换接近零延迟低偏移输出。为
正常操作时，外部反馈输入， FBINT ，是
连接到所述反馈输出， FBOUTT 。通过连接
反馈输出到反馈输入的传播
通过该装置的延迟被消除。 PLL的工作对齐
与输入的参考边缘，从而产生输出边缘
一个接近零的延迟。基准频率影响静态
PLL的相位偏移，从而之间的相对延迟
的输入和输出。
当VDDA绑低， PLL被关闭，
绕过用于测试目的。
电源管理
各个输出使CY28353-2的/禁止控制
允许用户执行独特的电源管理
计划到设计中。输出三态时禁用
通过两线接口作为各个位中设定为低
字节0字节1和寄存器。反馈输出对
（ FBOUTT ， FBOUTC ）无法通过2线串行禁用
总线。启用和禁用单独的输出完成
以这种方式，消除了局部“侏儒”的可能性
时钟。
串口控制寄存器
继确认的地址字节，两个额外的
字节必须发送：
命令代码字节
字节数字节。
功能表
输入
VDDA
CLKINT
CLKINC
CLKT （0： 5）
[14]
输出
CLKC （0： 5）
[14]
FBOUTT
FBOUTC
PLL
GND
GND
2.5V
2.5V
2.5V
L
H
L
H
< 20兆赫
H
L
H
L
< 20兆赫
L
H
L
H
高阻
H
L
H
L
高阻
L
H
L
H
高阻
H
L
H
L
高阻
旁路/关
旁路/关
On
On
关闭
字节0 ：输出寄存器（ 1 =启用， 0 =禁用）
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
针＃
2, 1
4, 5
–
–
13, 14
26, 27
–
24, 25
CLKT0 ， CLKC0
CLKT1 ， CLKC1
版权所有
版权所有
CLKT2 ， CLKC2
CLKT5 ， CLKC5
版权所有
CLKT4 ， CLKC4
描述
注意事项：
12.所有差动输入和输出端分别终止于120
/ 16 pF的，如图
图7 。
13.周期抖动和半周期抖动规范是彼此的，必须独立地遇到单独规格。
14.每一对输出可通过两线串行接口三态。
文件编号： 38-07372修订版**
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CY28353-2
字节1 ：输出寄存器（ 1 =启用， 0 =禁用）
位
7
6
5
4
3
2
1
0
字节2 ：测试寄存器3
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
针＃
–
–
–
–
–
–
–
–
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
描述
0 = PLL泄漏试验， 1 =禁用测试
@Pup
1
1
0
0
0
0
0
0
针＃
–
17, 16
–
–
–
–
–
–
版权所有
CLKT3 ， CLKC3
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
描述
微分参数测量
信息
CLKINT
CLKINC
FBINT
FBINC
t
(
)
n
t
(
)
n+1
t
(
)
n =
CLKINT
CLKINC
FBINT
FBINC
TD （
)
Σ
n1=N
t
(
)
n
（N是大量的样品）
图1.静态相位偏移
t(
)
TD （
)
TD （
)
t(
)
TD （
)
图2.动态相位偏移
文件编号： 38-07372修订版**
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QQ：2881677436 复制
