【CY28352差分时钟缓冲器/驱动器DDR400-和DDR333兼容特点支持333 - MHz和40】,IC型号CY28352OC,CY28352OC PDF资料,CY28352OC经销商,ic,电子元器件-51电子网

CY28352

差分时钟缓冲器/驱动器DDR400-

和DDR333兼容

特点

支持333 - MHz和400 MHz的DDR SDRAM

60 - - 200 MHz的工作频率

锁相环（ PLL ），双时钟分配

数据速率同步DRAM应用

分配一个时钟输入到6的差分输出

外部反馈引脚FBIN用来同步

输出时钟输入

符合DDRI规格

传播Aware对电磁干扰（EMI）的

减少

28引脚SSOP封装

描述

此PLL时钟缓冲器是专为2.5 -V

和2.5的AV

运算和差分输出电平。

此装置是将分配一个时钟输入端的零延迟缓冲器

CLKIN至6个差分对时钟输出（ CLKT [0： 5]

CLKC [0： 4] ）和一个反馈时钟输出FBOUT 。时钟

输出由输入时钟CLKIN和受控

反馈时钟FBIN 。

两线串行总线可以设置每个输出时钟对

（ CLKT [0 ： 5 ] ， CLKC [ 0 ： 5 ] ）的Hi-Z状态。当AV

接地， PLL被关闭，旁路测试

的目的。

在此装置中的PLL使用输入时钟CLKIN和所述

反馈时钟FBIN提供高性能，低偏移，

低抖动输出差分时钟。

框图

引脚配置

SCLK

SDATA

串行

接口

逻辑

CLKT2

CLKC2

CLKT3

CLKC3

CLKIN

AVDD

AGND

VDD

CLKT2

CLKC2

CY28352

CLKT0

CLKC0

CLKT1

CLKC1

CLKC0

CLKT0

VDD

CLKT1

CLKC1

GND

SCLK

CLKIN

PLL

FBIN

CLKT4

CLKC4

CLKT5

CLKC5

GND

CLKC5

CLKT5

CLKC4

CLKT4

VDD

SDATA

FBIN

FBOUT

CLKT3

CLKC3

GND

AVDD

FBOUT

28引脚SSOP

赛普拉斯半导体公司

文件编号： 38-07371牧师* C

3901北一街

圣荷西

CA 95134

408-943-2600

修订后的2004年9月2日

CY28352

引脚说明

[1]

引脚号

CLKIN

FBIN

I / O

引脚说明

互补的时钟输入。

反馈时钟输入。

连接到FBOUT用于访问

PLL 。

时钟输出

反馈时钟输出。

连接到FBIN正常运行。

在此输出将控制输入旁路电容延迟

参考/输出时钟的相位关系。

串行时钟输入。

时钟数据在SDATA到内部

串行数据输入。

输入数据被计时到内部寄存器，以

启用/禁用单个输出。这提供了灵活性

电源管理。

2.5V电源的逻辑

2.5V电源的PLL

地

模拟地的PLL

没有连接

产量

电动

特征

输入

差分输出

2,4,13,17,24,

CLKT （0： 5）

1,5,14,16,25,

CLKC （0： 5）

3,12,23

6,15,28

9, 18, 21

FBOUT

SCLK

SDATA

VDD

AVDD

GND

AGND

数据输入的两个线

串行总线

数据输入和输出

两线串行总线

标称值为2.5V

零延迟缓冲器

当作为一个零延迟缓冲器使用的CY28352将可能是

在嵌套的时钟树的应用程序。用于这些应用的

CY28352提供时钟输入作为PLL的参考。该

然后CY28352可以锁定参考，并带有翻译

接近零延迟低偏移输出。对于正常操作，该

外部反馈输入， FBIN ，被连接到所述反馈

输出FBOUT 。由反馈输出连接到

反馈输入，通过该装置的传播延迟是

消除了。 PLL的工作，以配合输出边缘

输入参考边缘，从而产生一个近于零的延迟。该

基准频率影响静态相位PLL的偏移

因此输入和输出之间的相对延迟。

当V

DDA

绑低时，PLL被关闭，

绕过用于测试目的。

电源管理

各个输出使能/禁用CY28352控制

允许用户执行独特的电源管理

计划到设计中。输出三态时，

通过两线接口作为单个比特是禁止

设置低字节0字节1和寄存器。反馈输出

FBOUT无法通过2线串行总线禁用。该

启用和禁用各个输出的是以这样一种做

的方式消除局部“侏儒”时钟的可能性。

功能表

输入

VDDA

GND

2.5V

CLKIN

<20兆赫

CLKT （0： 5）

[2]

高阻

输出

CLKC （0： 5）

[2]

高阻

FBOUT

高阻

PLL

旁路/关

关闭

注意事项：

1.旁路电容（ 0.1μF ）应放置在尽可能靠近每个电源正极引脚（ < 0.2“ ）。如果这些旁路电容不能靠近引脚，其

高频滤波特性将通过迹线的引线电感被取消。

通过两线串行接口2.每个输出对可三态的。

文件编号： 38-07371牧师* C

第2页8

CY28352

串口控制寄存器

继确认的地址字节，两个额外的

字节必须发送：

命令代码字节

字节数字节。

字节0 ：输出寄存器1 （ 1 =启用， 0 =禁用）

位

@Pup

针＃

2, 1

4, 5

–

13, 14

26, 27

–

24, 25

CLKT0 ， CLKC0

CLKT1 ， CLKC1

CLKT2 ， CLKC2

CLKT5 ， CLKC5

CLKT4 ， CLKC4

描述

字节1 ：输出寄存器2 （ 1 =启用， 0 =禁用）

位

字节2 ：测试寄存器3

位

@Pup

针＃

–

描述

0 = PLL泄漏试验， 1 =禁用测试

@Pup

针＃

–

17, 16

–

CLKT3 ， CLKC3

描述

文件编号： 38-07371牧师* C

第3页8

CY28352

最大额定值

[3]

输入相对于V电压

:.............................. V

– 0.3V

输入电压相对于VDDQ或AV

:............ V

+ 0.3V

存储温度： ................................ -65° C至+ 150°C

工作温度： .................................... 0 ° C至+ 70°C

最大电源： .............................................. ..3.5V

该器件包含电路，以保护输入对

损坏，由于高静电压或电场;不过，

应采取预防措施，以避免应用程序的任何

电压大于最大额定电压至该电路更高。

为了正常工作，V

和V

OUT

应限制在

的范围内

＆ LT ; （V

或V

OUT

）＆ LT ; V

未使用的输入必须始终连接到一个适当的逻辑

电压电平（或V

或V

DC参数

DDA

= V

DDQ

= 2.5V ±5％，T

= 0 ° C至+ 70°C

[4]

参数

VIL

VIH

VIL

VIH

IIN

IOL

IOH

VOL

VOH

VOUT

VOC

IOZ

IDDQ

IDSTAT

国际直拨电话

CIN

描述

输入低电压

输入高电压

输入电压低

输入电压高

输入电流

条件

SDATA ， SCLK

CLKIN ， FBIN

= 0V或V

= V

DDQ

， CLKIN ，

FBIN

DDQ

= 2.375V, V

OUT

= 1.2V

DDQ

= 2.375V, V

OUT

= 1V

DDQ

= 2.375V ，我

= 12毫安

DDQ

= 2.375V ，我

= -12毫安

分钟。

2.2

0.4

2.1

–10

–18

1.7

1.1

DDQ

/2) – 0.2

–10

–32

0.6

DDQ

– 0.4

DDQ

/2) + 0.2

300

DDA

只

[7, 9]

典型值。

马克斯。

1.0

单位

输出低电流

输出高电流

输出低电压

输出高电压

输出电压摆幅

[5]

输出电压穿越

[6]

高阻抗输出

= GND或V

= V

DDQ

当前

动态电源电流

[7]

静态电源电流

PLL电源电流

输入引脚电容

所有V

DDQ

和V

DDI

FO = 170 MHz的

DDQ

235

AC参数

= V

DDQ

= 2.5V ±5％，T

= 0 ° C至+ 70°C

参数

FCLK

香港贸易发展局

TLOCK

TR / TF

tpZL ， tpZH

tpLZ ， tpHZ

TCCJ

tjit （ H- PER）

描述

工作时钟频率

输入时钟的占空比

最大PLL锁定时间

时钟输出摆率

输出使能时间

[10]

（所有输出）

输出禁止时间

[10]

（所有输出）

周期到周期抖动

[12]

半周期抖动

[12]

条件

分钟。

典型值。

20％至80 ％的V

马克斯。

200

100

2.5

单位

兆赫

V / ns的

F > 66兆赫

–100

100

注意事项：

3.多个耗材：在任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源排序不是必需的。

4.未使用的输入必须保持高电平或低电平，以防止它们飘浮。

5.对于负载情况，请参见

图7 。

6. V的值

预计是| VTR + VCP | / 2 。如果每个时钟的直接终止一个120Ω的电阻。看

图7 。

7.所有输出切换装有16 pF的在60Ω环境。参阅图

8.参数由设计和特性保证。不是100 ％生产测试。

9.锁相环能够满足指定的参数，同时支持SSC的合成与调制频率30千赫， 33.3千赫之间，具有一个向下的

-0.5 ％的利差。

10.指非反相输出的过渡。

11.所有差动输入和输出端分别终止于120Ω / 16 pF的，如图

图7 。

12.周期抖动和半周期抖动的规格是分开的，并且必须彼此独立地得到满足。

文件编号： 38-07371牧师* C

第4页8

CY28352

AC参数

= V

DDQ

= 2.5V ±5％，T

= 0 ° C至+ 70 ° C（续）

[7, 9]

参数

TPLH

的TPH1

TSKEW

tPHASE

tPHASEJ

描述

低到高的传输延迟，

CLKIN到CLKT [ 0 ： 5 ]

高到低传输延迟，

CLKIN到CLKT [ 0 ： 5 ]

任何输出到任何输出偏斜

[11]

相位误差

[11]

相位误差抖动

条件

分钟。

1.5

典型值。

3.5

马克斯。

100

150

单位

F > 66兆赫

–150

–50

参数测量信息

CLKIN

1.25V

FBIN

1.25V

(

)

(

)

n+1

(

)

n =

CLKIN

1.25V

n1=N

(

)

（N是大量的样品）

图1.静态相位偏移

1.25V

FBIN

TD （

)

TD （

)

TD （

)

TD （

)

图2.动态相位偏移

CLKT [0： 4] ， FBOUT

CLKC [0： 5]

CLKT [0： 4] ， FBOUT

CLKC [0： 5]

TSK （ O）

图3.输出偏斜

文件编号： 38-07371牧师* C

第5页8

CY28352

差分时钟缓冲器/驱动器DDR400-和DDR333兼容

特点

支持333 MHz和400 MHz的DDR SDRAM

60 200 MHz的工作频率

锁相环（ PLL ），双时钟分配

数据速率同步DRAM应用

分配一个时钟输入到6的差分输出

外部反馈引脚FBIN用来同步

输出时钟输入

符合DDRI规格

传播Aware对电磁干扰（EMI）的

减少

28引脚SSOP封装

描述

此PLL时钟缓冲器是专为2.5 -V

和2.5的AV

运算和差分输出电平。

此装置是将分配一个时钟输入端的零延迟缓冲器

CLKIN至6个差分对时钟输出（ CLKT [0： 5]

CLKC [0： 4] ）和一个反馈时钟输出FBOUT 。时钟

输出由输入时钟CLKIN和受控

反馈时钟FBIN 。

两线串行总线可以设置每个输出时钟对

（ CLKT [0 ： 5 ] ， CLKC [ 0 ： 5 ] ）的Hi-Z状态。当AV

接地， PLL被关闭，旁路测试

的目的。

在此装置中的PLL使用输入时钟CLKIN和所述

反馈时钟FBIN提供高性能，低偏移，

低抖动输出差分时钟。

框图

引脚配置

SCLK

SDATA

串行

接口

逻辑

CLKT2

CLKC2

CLKT3

CLKC3

CLKIN

AVDD

AGND

VDD

CLKT2

CLKC2

CY28352

CLKT0

CLKC0

CLKT1

CLKC1

CLKC0

CLKT0

VDD

CLKT1

CLKC1

GND

SCLK

CLKIN

PLL

FBIN

CLKT4

CLKC4

CLKT5

CLKC5

GND

CLKC5

CLKT5

CLKC4

CLKT4

VDD

SDATA

FBIN

FBOUT

CLKT3

CLKC3

GND

AVDD

FBOUT

28引脚SSOP

1.0版， 2006年11月21日

2200 LAURELWOOD路，圣克拉拉， CA 95054

联系电话：（ 408 ） 855-0555

传真：（ 408 ） 855-0550

第1页7

www.SpectraLinear.com

CY28352

引脚说明

[1]

引脚号

CLKIN

FBIN

I / O

引脚说明

互补的时钟输入。

反馈时钟输入。

连接到FBOUT用于访问

PLL 。

时钟输出

反馈时钟输出。

连接到FBIN正常运行。

在此输出将控制输入旁路电容延迟

参考/输出时钟的相位关系。

串行时钟输入。

时钟数据在SDATA到内部

串行数据输入。

输入数据被计时到内部寄存器，以

启用/禁用单个输出。这提供了灵活性

电源管理。

2.5V电源的逻辑

2.5V电源的PLL

地

模拟地的PLL

没有连接

产量

电动

特征

输入

差分输出

2,4,13,17,24,

CLKT （0： 5）

1,5,14,16,25,

CLKC （0： 5）

3,12,23

6,15,28

9, 18, 21

FBOUT

SCLK

SDATA

VDD

AVDD

GND

AGND

数据输入的两个线

串行总线

数据输入和输出

两线串行总线

标称值为2.5V

零延迟缓冲器

当作为一个零延迟缓冲器使用的CY28352将可能是

在嵌套的时钟树的应用程序。用于这些应用的

CY28352提供时钟输入作为PLL的参考。该

然后CY28352可以锁定参考，并带有翻译

接近零延迟低偏移输出。对于正常操作，该

外部反馈输入， FBIN ，被连接到所述反馈

输出FBOUT 。由反馈输出连接到

反馈输入，通过该装置的传播延迟是

消除了。 PLL的工作，以配合输出边缘

输入参考边缘，从而产生一个近于零的延迟。该

基准频率影响静态相位PLL的偏移

因此输入和输出之间的相对延迟。

当V

DDA

绑低时，PLL被关闭，

绕过用于测试目的。

电源管理

各个输出使能/禁用CY28352控制

允许用户执行独特的电源管理

计划到设计中。输出三态时，

通过两线接口作为单个比特是禁止

设置低字节0字节1和寄存器。反馈输出

FBOUT无法通过2线串行总线禁用。该

启用和禁用各个输出的是以这样一种做

的方式消除局部“侏儒”时钟的可能性。

功能表

输入

VDDA

GND

2.5V

CLKIN

<20兆赫

CLKT （0： 5）

[2]

高阻

输出

CLKC （0： 5）

[2]

高阻

FBOUT

高阻

PLL

旁路/关

关闭

注意事项：

1.旁路电容（ 0.1μF ）应放置在尽可能靠近每个电源正极引脚（ < 0.2“ ）。如果这些旁路电容不能靠近引脚，其

高频滤波特性将通过迹线的引线电感被取消。

通过两线串行接口2.每个输出对可三态的。

1.0版， 2006年11月21日

第2 7

CY28352

串口控制寄存器

继确认的地址字节，两个额外的

字节必须发送：

命令代码字节

字节数字节。

字节0 ：输出寄存器1 （ 1 =启用， 0 =禁用）

位

@Pup

针＃

2, 1

4, 5

–

13, 14

26, 27

–

24, 25

CLKT0 ， CLKC0

CLKT1 ， CLKC1

CLKT2 ， CLKC2

CLKT5 ， CLKC5

CLKT4 ， CLKC4

描述

字节1 ：输出寄存器2 （ 1 =启用， 0 =禁用）

位

字节2 ：测试寄存器3

位

@Pup

针＃

–

描述

0 = PLL泄漏试验， 1 =禁用测试

@Pup

针＃

–

17, 16

–

CLKT3 ， CLKC3

描述

1.0版， 2006年11月21日

第3页7

CY28352

最大额定值

[3]

输入相对于V电压

:...............................V

– 0.3V

输入电压相对于VDDQ或AV

:............ V

+ 0.3V

存储温度： ................................ -65° C至+ 150°C

工作温度： .................................... 0 ° C至+ 70°C

最大电源： .............................................. 3.5V ..

该器件包含电路，以保护输入对

损坏，由于高静电压或电场;不过，

应采取预防措施，以避免应用程序的任何

电压大于最大额定电压至该电路更高。

为了正常工作，V

和V

OUT

应限制在

的范围内

＆ LT ; （V

或V

OUT

）＆ LT ; V

未使用的输入必须始终连接到一个适当的逻辑

电压电平（或V

或V

DC参数

DDA

= V

DDQ

= 2.5V ±5％，T

= 0 ° C至+ 70°C

[4]

参数

VIL

VIH

VIL

VIH

IIN

IOL

IOH

VOL

VOH

VOUT

VOC

IOZ

IDDQ

IDSTAT

国际直拨电话

CIN

描述

输入低电压

输入高电压

输入电压低

输入电压高

输入电流

输出低电流

条件

SDATA ， SCLK

CLKIN ， FBIN

= 0V或V

= V

DDQ

， CLKIN ，

FBIN

DDQ

= 2.375V, V

OUT

= 1.2V

分钟。

2.2

0.4

2.1

–10

–18

–32

0.6

DDQ

– 0.4

DDQ

/2) + 0.2

300

DDA

只

[7, 9]

典型值。

马克斯。

1.0

单位

输出高电流

DDQ

= 2.375V, V

OUT

= 1V

输出低电压

DDQ

= 2.375V ，我

= 12毫安

输出高电压

DDQ

= 2.375V ，我

= -12毫安

1.7

输出电压摆幅

[5]

1.1

[6]

输出电压穿越

DDQ

/2) – 0.2

高阻抗输出

–10

= GND或V

= V

DDQ

当前

所有V

DDQ

和V

DDI

动态电源电流

[7]

FO = 170 MHz的

静态电源电流

PLL电源电流

输入引脚电容

DDQ

235

AC参数

= V

DDQ

= 2.5V ±5％，T

= 0 ° C至+ 70°C

参数

FCLK

香港贸易发展局

TLOCK

TR / TF

tpZL ， tpZH

tpLZ ， tpHZ

TCCJ

tjit （ H- PER）

描述

工作时钟频率

输入时钟的占空比

最大PLL锁定时间

时钟输出摆率

输出使能时间

[10]

（所有输出）

输出禁止时间

[10]

（所有输出）

周期到周期抖动

[12]

半周期抖动

[12]

条件

分钟。

典型值。

20％至80 ％的V

马克斯。

200

100

2.5

单位

兆赫

μs

V / ns的

F > 66兆赫

–100

100

注意事项：

3.多个耗材：在任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源排序不是必需的。

4.未使用的输入必须保持高电平或低电平，以防止它们飘浮。

5.对于负载情况，请参见

图7 。

6. V的值

预计是| VTR + VCP | / 2 。如果每个时钟的直接终止一个120Ω的电阻。看

图7 。

7.所有输出切换装有16 pF的在60Ω环境。参阅图

8.参数由设计和特性保证。不是100 ％生产测试。

9.锁相环能够满足指定的参数，同时支持SSC的合成与调制频率30千赫， 33.3千赫之间，具有一个向下的

-0.5 ％的利差。

10.指非反相输出的过渡。

11.所有差动输入和输出端分别终止于120Ω / 16 pF的，如图

图7 。

12.周期抖动和半周期抖动的规格是分开的，并且必须彼此独立地得到满足。

1.0版， 2006年11月21日

第4 7

CY28352

AC参数

= V

DDQ

= 2.5V ±5％，T

= 0 ° C至+ 70 ° C（续）

[7, 9]

参数

TPLH

的TPH1

TSKEW

tPHASE

tPHASEJ

描述

低到高的传输延迟，

CLKIN到CLKT [ 0 ： 5 ]

高到低传输延迟，

CLKIN到CLKT [ 0 ： 5 ]

任何输出到任何输出偏斜

[11]

相位误差

[11]

相位误差抖动

条件

分钟。

1.5

典型值。

3.5

马克斯。

100

150

单位

F > 66兆赫

–150

–50

参数测量信息

CLKIN

1.25V

FBIN

1.25V

(

)

(

)

n+1

(

)

n =

CLKIN

1.25V

n1=N

(

)

（N是大量的样品）

图1.静态相位偏移

1.25V

FBIN

TD （

)

TD （

)

TD （

)

TD （

)

图2.动态相位偏移

CLKT [0： 4] ， FBOUT

CLKC [0： 5]

CLKT [0： 4] ， FBOUT

CLKC [0： 5]

TSK （ O）

图3.输出偏斜

1.0版， 2006年11月21日

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