CY28351
差分时钟缓冲器/驱动器
特点
支持333 - MHz和400 MHz的DDR SDRAM
60 - - 200 MHz的工作频率
锁相环（ PLL ），双时钟分配
数据速率同步DRAM应用
分配一个时钟输入至10差分输出
外部反馈引脚（ FBIN ）用于同步
输出到时钟输入
符合DDRI规格
电磁干扰的传播感知（ EMI）
减少
48引脚SSOP封装
描述
此PLL时钟缓冲器是专为2.5 -V
DD
和2.5的AV
DD
运算和差分输出电平。
此装置是将分配一个时钟输入端的零延迟缓冲器
（ CLKIN ），以10对差分时钟输出（ YT [0 ： 9]
YC [0： 9] ）和一个反馈时钟输出（ FBOUT ） 。时钟
输出由所述串行输入单独控制的SCLK
和SDATA 。
两线串行总线可以设置每个输出时钟对（ YT [0： 9]
YC [ 0 ： 9 ] ）的Hi-Z状态。当AV
DD
被接地时，PLL是
被关闭并旁路用于测试目的。
在此装置中的PLL使用输入时钟（CLKIN ）和
反馈时钟（ FBIN ），以提供高性能，低偏移，
低抖动输出差分时钟。
框图
10
引脚配置
YT0
YC0
YT1
YC1
YT2
YC2
SCLK
SDATA
YT4
YC4
YT5
YC5
YT6
YC6
CLKIN
PLL
FBIN
YT7
YC7
YT8
YC8
YT9
YC9
CY28351
串行
接口
逻辑
YT3
YC3
AVDD
FBOUT
VSS
YC0
YT0
VDDQ
YT1
YC1
VSS
VSS
YC2
YT2
VDD
SCLK
CLKIN
NC
VDDI
AVDD
AVSS
VSS
YC3
YT3
VDDQ
YT4
YC4
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VSS
YC5
YT5
VDDQ
YT6
YC6
VSS
VSS
YC7
YT7
VDDQ
SDATA
NC
FBIN
VDDQ
FBOUT
NC
VSS
YC8
YT8
VDDQ
YT9
YC9
VSS
1.0版， 2006年11月21日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
第1页7
www.SpectraLinear.com
CY28351
引脚说明
[1]
引脚数
13
35
3, 5, 10, 20, 22
46, 44, 39, 29, 27
2, 6, 9, 19, 23
47, 43, 40, 30, 26
33
引脚名称
CLKIN
FBIN
YT （ 0 ： 9 ）
YC （ 0 ： 9 ）
FBOUT
I / O
I
I
O
O
O
时钟输入。
反馈时钟输入。
连接到FBOUT的
访问PLL 。
时钟输出。
时钟输出。
反馈时钟输出。
连接到FBIN的
正常操作。在此旁路电容延迟
输出控制输入参考/输出时钟
相位关系。
产量
引脚说明
电气特性
输入
输入
差分输出
12
37
SCLK
SDATA
I
I / O
串行时钟输入。
时钟数据在SDATA到数据输入为两线串行
内部寄存器。
公共汽车
数据输入和输出的
串行数据输入。
输入数据时钟到
内部寄存器使能/禁用单独的输出。两线串行总线
这提供了电源管理的灵活性。
2.5V电源的逻辑。
2.5V电源的输出时钟缓冲器。
2.5V电源的PLL 。
共同点。
标称值为2.5V
标称值为2.5V
标称值为2.5V
0.0V地面
0.0V模拟地
11
4, 21, 28, 34, 38,
45
16
15
1, 7, 8, 18, 24, 25,
31, 41, 42, 48
17
14, 32,36
VDD
VDDQ
AVDD
VDDI
VSS
AVSS
NC
–
2.5V电源的两线串行接口。
标称值为2.5V
模拟地。
未连接。
零延迟缓冲器
当作为一个零延迟缓冲器使用的， CY28351将可能是
在嵌套的时钟树的应用程序。用于这些应用的
CY28351提供时钟输入作为PLL的参考。该
CY28351则可以锁定参考，并与翻译
接近零延迟低偏移输出。对于正常操作，该
外部反馈输入， FBIN ，被连接到所述反馈
输出FBOUT 。由反馈输出连接到
反馈输入，通过该装置的传播延迟是
消除了。 PLL的工作，以配合输出边缘
输入参考边缘，从而产生一个近于零的延迟。该
基准频率影响静态相位PLL的偏移
因此输入和输出之间的相对延迟。
当V
DDA
绑低时，PLL被关闭，
绕过用于测试目的。
功能表
输入
V
DDA
GND
GND
2.5V
2.5V
2.5V
CLKIN
L
H
L
H
< 20兆赫
YT （ 0 ： 9 ）
[2]
L
H
L
H
高阻
输出
YC （ 0 ： 9 ）
[2]
H
L
H
L
高阻
FBOUT
L
H
L
H
高阻
PLL
旁路/关
旁路/关
On
On
关闭
注意事项：
1.旁路电容（ 0.1 F）应放置在尽可能靠近每个电源正极引脚（ < 0.2“ ） 。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
通过两线串行接口2.每个输出对可三态的。
1.0版， 2006年11月21日
第2 7
CY28351
电源管理
各个输出使能/禁用CY28351控制
允许用户执行独特的电源管理
计划到设计中。输出三态时，
通过两线接口作为单个比特是禁止
设置低字节0字节1和寄存器。反馈输出
（ FBOUT ）无法通过2线串行总线禁用。该
启用和禁用各个输出的是以这样一种做
的方式消除局部“侏儒”时钟的可能性。
字节0 ：输出寄存器1 （ 1 =启用， 0 =禁用）
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
针＃
3, 2
5, 6
10, 9
20, 19
22, 23
46, 47
44, 43
39, 40
YT0 ， YC0
YT1 ， YC1
YT2 ， YC2
YT3 ， YC3
YT4 ， YC4
YT5 ， YC5
YT6 ， YC6
YT7 ， YC7
描述
串口控制寄存器
继确认的地址字节，两个额外的
字节必须发送：
命令代码字节
字节数字节。
字节1 ：输出寄存器2 （ 1 =启用， 0 =禁用）
位
7
6
5
4
3
2
1
0
字节2 ：测试寄存器3
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
针＃
–
–
–
–
–
–
–
–
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
描述
0 = PLL泄漏试验， 1 =禁用测试
@Pup
1
1
0
0
0
0
0
0
针＃
29, 30
27, 26
–
–
–
–
–
–
YT8 ， YC8
YT9 ， YC9
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
描述
1.0版， 2006年11月21日
第3页7
CY28351
最大额定值
[3]
输入相对于V电压
SS
:...............................V
SS
– 0.3V
输入相对于V电压
DDQ
或AV
DD
: ............. V
DD
+ 0.3V
存储温度： -65 ................................. C到+ 150℃
工作温度： .................................... 0℃ + 70℃
最大电源： .............................................. 3.5V ..
该器件包含电路，以保护输入对
损坏，由于高静电压或电场;不过，
应采取预防措施，以避免应用程序的任何
电压大于最大额定电压至该电路更高。
为了正常工作，V
IN
和V
OUT
应限制在
的范围内
V
SS
＆ LT ; （V
IN
或V
OUT
） ＆ LT ; V
DD
.
未使用的输入必须始终连接到一个适当的逻辑
电压电平（或V
SS
或V
DD
).
DC参数
V
DD
= V
DDA
= V
DDQ
= V
DDI
= 2.5V + 5 ％ ，T
A
= 0℃ + 70℃
[4]
参数
V
IL
V
IH
V
IL
V
IH
I
IN
I
OL
I
OH
V
OL
V
OH
V
OUT
V
OC
I
OZ
I
DDQ
ID
STAT
I
DD
C
IN
参数
FCLK
香港贸易发展局
TLOCK
TR / TF
tpZL ， tpZH
tpLZ ， tpHZ
TCCJ
tjit （ H- PER）
TPLH
的TPH1
TSKEW
tPHASE
tPHASEJ
描述
输入低电压
输入高电压
输入电压低
输入电压高
输入电流
输出低电流
输出高电流
输出低电压
输出高电压
输出电压摆幅
[5]
输出电压穿越
[6]
高阻抗输出电流
动态电源电流
[7]
静态电源电流
PLL电源电流
输入引脚电容
V
O
= GND或V
O
= V
DDQ
所有V
DDQ
和V
DDI
, F
O
= 170兆赫
V
只有DDA
条件
SDATA ， SCLK
SDATA ， SCLK
CLKIN ， FBIN
CLKIN ， FBIN
V
IN
= 0V或V
IN
= V
DDQ
， CLKT ， FBIN
V
DDQ
= 2.375V, V
OUT
= 1.2V
V
DDQ
= 2.375V, V
OUT
= 1V
V
DDQ
= 2.375V ，我
OL
= 12毫安
V
DDQ
= 2.375V ，我
OH
= -12毫安
分钟。
2.2
0.4
2.1
–10
26
–18
1.7
V
DDQ
– 0.4
(V
DDQ
/2) V
DDQ
/2 (V
DDQ
/2)
– 0.2
+ 0.2
–10
235
9
4
10
300
1
12
6
1.1
10
35
–32
0.6
典型值。
马克斯。
1.0
单位
V
V
V
V
A
mA
mA
V
V
V
V
A
mA
mA
mA
pF
AC参数
V
DD
= V
DDQ
= 2.5V ±5％ ，T
A
= 0℃至+ 70℃
[8,9]
描述
工作时钟频率
输入时钟的占空比
最大PLL锁定时间
时钟输出摆率
输出使能时间（所有输出）
[10]
输出禁止时间（所有输出）
[10]
循环周期抖动
[12]
半周期抖动
[12]
低到高的传输延迟， CLKIN为YT
高到低传输延迟， CLKIN为YT
任何输出到任何输出偏斜
[11]
相位误差
[11]
相位误差抖动
MIN 。 TYP 。 MAX 。 UNIT
60
200兆赫
40
60
%
100
s
20 ％至80％的VOD
1
2.5 V / ns的
3
ns
3
ns
F > 66兆赫
–100
100 PS
F > 66兆赫
–100
100 PS
1.5 3.5
6
ns
1.5 3.5
6
ns
100 PS
F > 66兆赫
–150
–50
150
50
ps
ps
条件
1.0版， 2006年11月21日
第4 7
CY28351
AC参数
V
DD
= V
DDQ
= 2.5V ±5％ ，T
A
= 0℃至+ 70℃
[8,9]
参数
描述
条件
MIN 。 TYP 。 MAX 。 UNIT
注意事项：
3.多个耗材：在任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源排序不是必需的。
4.未使用的输入必须保持高电平或低电平，以防止它们飘浮。
5.对于负载情况，请参见
图7 。
6. VOC的值预计是| VTR + VCP | / 2 。在情况下，每个时钟的直接端接由一个120的电阻。看
图7 。
7.所有输出切换装有16 pF的60个环境。看
图7 。
8.参数由设计和特性保证。不是100 ％生产测试
9. PLL能够满足指定的参数，同时支持SSC合成器与调制频率30 kHz和33.3 kHz之间的一个向下的
-0.5 ％的利差。
10.指非反相输出的过渡。
11.所有差动输入和输出端分别终止于十六分之一百二十零pF的，如图
图7 。
12.周期抖动和半周期抖动规范是彼此的，必须独立地遇到单独规格。
参数测量信息
CLKIN
1.25V
1.25V
FBIN
1.25V
1.25V
t
( )
n
n =N
1
t
( )
n+1
t
( )
n =
CLKIN
1.25V
t
( )
n
（N是大量的样品）
图1.静态相位偏移
1.25V
FBIN
t( )
TD （ ）
TD （ ）
TD （ ）
t(
)
TD （ ）
图2.动态相位偏移
YT [ 0 ： 9 ] ， FBOUT
YC [0： 9]
YT [ 0 ： 9 ] ， FBOUT
YC [0： 9]
TSK （ O）
图3.输出偏斜
1.0版， 2006年11月21日
第5页第7
CY28351
差分时钟缓冲器/驱动器
DDR400-和DDR333兼容
特点
支持333 - MHz和400 MHz的DDR SDRAM
60 - - 200 MHz的工作频率
锁相环（ PLL ），双时钟分配
数据速率同步DRAM应用
分配一个时钟输入至10差分输出
外部反馈引脚（ FBIN ）用于同步
输出到时钟输入
符合DDRI规格
电磁干扰的传播感知（ EMI）
减少
48引脚SSOP封装
描述
此PLL时钟缓冲器是专为2.5 -V
DD
和2.5的AV
DD
运算和差分输出电平。
此装置是将分配一个时钟输入端的零延迟缓冲器
（ CLKIN ），以10对差分时钟输出（ YT [0 ： 9]
YC [0： 9] ）和一个反馈时钟输出（ FBOUT ） 。时钟
输出由所述串行输入单独控制的SCLK
和SDATA 。
两线串行总线可以设置每个输出时钟对（ YT [0： 9]
YC [ 0 ： 9 ] ）的Hi-Z状态。当AV
DD
被接地时，PLL是
被关闭并旁路用于测试目的。
在此装置中的PLL使用输入时钟（CLKIN ）和
反馈时钟（ FBIN ），以提供高性能，低偏移，
低抖动输出差分时钟。
框图
10
引脚配置
YT0
YC0
YT1
YC1
YT2
YC2
SCLK
SDATA
YT4
YC4
YT5
YC5
YT6
YC6
CLKIN
PLL
FBIN
YT7
YC7
YT8
YC8
YT9
YC9
CY28351
串行
接口
逻辑
YT3
YC3
AVDD
FBOUT
VSS
YC0
YT0
VDDQ
YT1
YC1
VSS
VSS
YC2
YT2
VDD
SCLK
CLKIN
NC
VDDI
AVDD
AVSS
VSS
YC3
YT3
VDDQ
YT4
YC4
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VSS
YC5
YT5
VDDQ
YT6
YC6
VSS
VSS
YC7
YT7
VDDQ
SDATA
NC
FBIN
VDDQ
FBOUT
NC
VSS
YC8
YT8
VDDQ
YT9
YC9
VSS
赛普拉斯半导体公司
文件编号： 38-07370牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年5月23日
CY28351
引脚说明
[1]
引脚数
13
35
3, 5, 10, 20, 22
46, 44, 39, 29, 27
2, 6, 9, 19, 23
47, 43, 40, 30, 26
33
引脚名称
CLKIN
FBIN
YT （ 0 ： 9 ）
YC （ 0 ： 9 ）
FBOUT
I / O
I
I
O
O
O
时钟输入。
反馈时钟输入。
连接到FBOUT的
访问PLL 。
时钟输出。
时钟输出。
反馈时钟输出。
连接到FBIN的
正常操作。在此旁路电容延迟
输出控制输入参考/输出时钟
相位关系。
产量
引脚说明
电气特性
输入
输入
差分输出
12
37
SCLK
SDATA
I
I / O
串行时钟输入。
时钟数据在SDATA到数据输入为两线串行
内部寄存器。
公共汽车
串行数据输入。
输入数据时钟到
数据输入和输出的
内部寄存器使能/禁用单独的输出。两线串行总线
这提供了电源管理的灵活性。
2.5V电源的逻辑。
2.5V电源的输出时钟缓冲器。
2.5V电源的PLL 。
共同点。
标称值为2.5V
标称值为2.5V
标称值为2.5V
0.0V地面
0.0V模拟地
11
4, 21, 28, 34, 38,
45
16
15
1, 7, 8, 18, 24, 25,
31, 41, 42, 48
17
14, 32,36
VDD
VDDQ
AVDD
VDDI
VSS
AVSS
NC
–
2.5V电源的两线串行接口。
标称值为2.5V
模拟地。
未连接。
零延迟缓冲器
当作为一个零延迟缓冲器使用的， CY28351将可能是
在嵌套的时钟树的应用程序。用于这些应用的
CY28351提供时钟输入作为PLL的参考。该
CY28351则可以锁定参考，并与翻译
接近零延迟低偏移输出。对于正常操作，该
外部反馈输入， FBIN ，被连接到所述反馈
输出FBOUT 。由反馈输出连接到
反馈输入，通过该装置的传播延迟是
消除了。 PLL的工作，以配合输出边缘
输入参考边缘，从而产生一个近于零的延迟。该
基准频率影响静态相位PLL的偏移
因此输入和输出之间的相对延迟。
当V
DDA
绑低时，PLL被关闭，
绕过用于测试目的。
功能表
输入
V
DDA
GND
GND
2.5V
2.5V
2.5V
CLKIN
L
H
L
H
< 20兆赫
YT （ 0 ： 9 ）
[2]
L
H
L
H
高阻
输出
YC （ 0 ： 9 ）
[2]
H
L
H
L
高阻
FBOUT
L
H
L
H
高阻
PLL
旁路/关
旁路/关
On
On
关闭
注意事项：
1.旁路电容（ 0.1μF ）应放置在尽可能靠近每个电源正极引脚（ < 0.2“ ） 。如果这些旁路电容不能靠近引脚
其高频滤波特性将通过迹线的引线电感被取消。
通过两线串行接口2.每个输出对可三态的。
文件编号： 38-07370牧师* B
第2页8
CY28351
电源管理
各个输出使能/禁用CY28351控制
允许用户执行独特的电源管理
计划到设计中。输出三态时，
通过两线接口作为单个比特是禁止
设置低字节0字节1和寄存器。反馈输出
（ FBOUT ）无法通过2线串行总线禁用。该
启用和禁用各个输出的是以这样一种做
的方式消除局部“侏儒”时钟的可能性。
字节0 ：输出寄存器1 （ 1 =启用， 0 =禁用）
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
针＃
3, 2
5, 6
10, 9
20, 19
22, 23
46, 47
44, 43
39, 40
YT0 ， YC0
YT1 ， YC1
YT2 ， YC2
YT3 ， YC3
YT4 ， YC4
YT5 ， YC5
YT6 ， YC6
YT7 ， YC7
描述
串口控制寄存器
继确认的地址字节，两个额外的
字节必须发送：
命令代码字节
字节数字节。
字节1 ：输出寄存器2 （ 1 =启用， 0 =禁用）
位
7
6
5
4
3
2
1
0
字节2 ：测试寄存器3
位
7
6
5
4
3
2
1
0
@Pup
1
1
1
1
1
1
1
1
针＃
–
–
–
–
–
–
–
–
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
描述
0 = PLL泄漏试验， 1 =禁用测试
@Pup
1
1
0
0
0
0
0
0
针＃
29, 30
27, 26
–
–
–
–
–
–
YT8 ， YC8
YT9 ， YC9
版权所有
版权所有
版权所有
版权所有
版权所有
版权所有
描述
文件编号： 38-07370牧师* B
第3页8
CY28351
最大额定值
[3]
输入相对于V电压
SS
:.............................. V
SS
– 0.3V
输入相对于V电压
DDQ
或AV
DD
: ............. V
DD
+ 0.3V
存储温度： .................................- 65 ° C至+ 150°C
工作温度： .................................... 0 ° C至+ 70°C
最大电源： .............................................. ..3.5V
该器件包含电路，以保护输入对
损坏，由于高静电压或电场;不过，
应采取预防措施，以避免应用程序的任何
电压大于最大额定电压至该电路更高。
为了正常工作，V
IN
和V
OUT
应限制在
的范围内
V
SS
＆ LT ; （V
IN
或V
OUT
） ＆ LT ; V
DD
.
未使用的输入必须始终连接到一个适当的逻辑
电压电平（或V
SS
或V
DD
).
DC参数
V
DD
= V
DDA
= V
DDQ
= V
DDI
= 2.5V + 5 ％ ，T
A
= 0 ° C至+ 70°C
[4]
参数
描述
V
IL
输入低电压
V
IH
V
IL
V
IH
I
IN
I
OL
I
OH
V
OL
V
OH
V
OUT
V
OC
I
OZ
I
DDQ
ID
STAT
I
DD
C
IN
参数
FCLK
香港贸易发展局
TLOCK
TR / TF
tpZL ， tpZH
tpLZ ， tpHZ
TCCJ
tjit （ H- PER）
TPLH
的TPH1
TSKEW
tPHASE
tPHASEJ
输入高电压
输入电压低
输入电压高
输入电流
输出低电流
输出高电流
输出低电压
输出高电压
输出电压摆幅
[5]
输出电压穿越
[6]
高阻抗输出电流
动态供应
静态电源电流
当前
[7]
V
O
= GND或V
O
= V
DDQ
所有V
DDQ
和V
DDI
, F
O
= 170兆赫
V
只有DDA
条件
SDATA ， SCLK
SDATA ， SCLK
CLKIN ， FBIN
CLKIN ， FBIN
V
IN
= 0V或V
IN
= V
DDQ
， CLKT ， FBIN
V
DDQ
= 2.375V, V
OUT
= 1.2V
V
DDQ
= 2.375V, V
OUT
= 1V
V
DDQ
= 2.375V ，我
OL
= 12毫安
V
DDQ
= 2.375V ，我
OH
= -12毫安
分钟。
2.2
0.4
2.1
–10
26
–18
1.7
V
DDQ
– 0.4
(V
DDQ
/2) V
DDQ
/2 (V
DDQ
/2)
– 0.2
+ 0.2
–10
10
235
9
4
300
1
12
6
1.1
35
–32
0.6
10
典型值。
马克斯。
1.0
单位
V
V
V
V
A
mA
mA
V
V
V
V
A
mA
mA
mA
pF
PLL电源电流
输入引脚电容
AC参数
V
DD
= V
DDQ
= 2.5V ±5％ ，T
A
= 0 ° C至+ 70°C
[8,9]
描述
工作时钟频率
输入时钟的占空比
最大PLL锁定时间
时钟输出摆率
输出使能时间（全
输出禁止时间（所有输出）
[10]
循环周期抖动
[12]
半周期抖动
[12]
低到高的传输延迟， CLKIN为YT
高到低传输延迟， CLKIN为YT
任何输出到任何输出偏斜
[11]
相位误差
[11]
相位误差抖动
F > 66兆赫
F > 66兆赫
F > 66兆赫
–100
–100
1.5
1.5
–150
–50
3.5
3.5
输出）
[10]
20 ％至80％的VOD
条件
MIN 。 TYP 。 MAX 。 UNIT
60
40
1
3
3
100
100
6
6
100
150
50
200兆赫
60
%
100
s
2.5 V / ns的
ns
ns
ps
ps
ns
ns
ps
ps
ps
注意事项：
3.多个耗材：在任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源排序不是必需的。
4.未使用的输入必须保持高电平或低电平，以防止它们飘浮。
5.对于负载情况，请参见
图7 。
6. VOC的值预计是| VTR + VCP | / 2 。如果每个时钟的直接终止一个120Ω的电阻。看
图7 。
7.所有输出切换装有16 pF的在60Ω环境。看
图7 。
8.参数由设计和特性保证。不是100 ％生产测试
9. PLL能够满足指定的参数，同时支持SSC合成器与调制频率30 kHz和33.3 kHz之间的一个向下的
-0.5 ％的利差。
10.指非反相输出的过渡。
11.所有差动输入和输出端分别终止于120Ω / 16 pF的，如图
图7 。
12.周期抖动和半周期抖动规范是彼此的，必须独立地遇到单独规格。
文件编号： 38-07370牧师* B
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