CY28342
高性能的SiS645 / 650奔腾4时钟合成器
特点
支持Pentium 4 CPU的类型
3.3V电源
八份PCI时钟
一个48 MHz的USB时钟
两份ZCLK时钟
一个48兆赫/ 24MHz的可编程时钟SIO
两个差分CPU时钟对
SMBus支持与回读功能
扩频降低EMI
拨号-A-频率
特点
打电话问比功能
打电话问分贝
特点
48引脚SSOP和TSSOP封装
看门狗功能
框图
XIN
XOUT
PLL1
CPU_STP ＃
IREF
FS（ 0 ：4）
MULT0
VTTPWRGD
PCI_STP ＃
PLL2
动力
on
LATCH
/2
引脚配置
[1]
REF （0： 2）
的CPU （0： 1）T
CPU （ 0 ： 1 ）C
SDCLK
AGP （0： 1）
ZCLK （0： 1）
PCI （ 0 ： 5 ）
PCI_F （0： 1）
48M
48M_24M#
PD ＃
SDATA
SCLK
WD
逻辑
I2C
逻辑
SRESET ＃
VDDR
**FS0/REF0
**FS1/REF1
**FS2/REF2
VSSR
XIN
XOUT
VSSZ
ZCLK0
ZCLK1
VDDZ
* SRESET ＃ / PCI_STP ＃
VDDP
**FS3/PCI_F0
**FS4/PCI_F1
PCI0
PCI1
VSSP
VDDP
PCI2
PCI3
PCI4
PCI5
VSSP
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VddSD
SDCLK
VSSSD
CPU_STP ＃ *
CPU1T
CPU1C
VDDC
VSSC
CPU0T
CPU0C
IREF
VSSA
VDDA
SCLK
SDATA
PD ＃ / VTTPWRGD *
VssAGP
AGP0
AGP1
VddAGP
VDD48M
48M
24_48M/MULT0*
VSS48M
48引脚SSOP ANDF TSSOP
注意：
标有[ * ] 1.引脚具有内部上拉电阻。打上针[ ** ]有内部下拉电阻。
1.0版， 2006年11月20日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
CY28342
分页： 21 1
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CY28342
引脚说明
针
6
7
39,40,43,44
16,17,20,23
14
[2]
名字
XIN
XOUT
的CPU （0： 1）T ，
CPU （ 0 ： 1 ）C
PCI （ 0 ： 5 ）
FS3/PCI_F0
PWR
I / O
I
描述
振荡器缓冲器输入。
连接到晶体或外部时钟。
振荡器缓冲输出。
连接到晶体。不连接时，
外部时钟的XIN应用。
鉴别寄主输出时钟对。
SEE
表1
对于频率和
功能。
PCI时钟输出。
SEE
表1中。
上电双向输入/输出（ I / O） 。
在上电时， FS3是
输入。当VTTPWRGD转换为逻辑高电平， FS3状态
锁存，该引脚变为PCI_F0时钟输出。看
表1中。
上电双向I / O 。
在上电时， FS4的输入。当
VTTPWRGD转变到逻辑高电平时， FS4状态被锁存，这
引脚成为PCI_F1时钟输出。看
表1中。
上电双向I / O 。
在上电时， FS0是输入。当
VTTPWRGD转变到逻辑高， FS0状态被锁存，这
引脚成为REF0 ，设备的XIN时钟的缓冲输出的副本。
上电双向I / O 。
在上电时， FS1是输入。当
VTTPWRGD被转变为逻辑低电平时， FS1状态被锁存，该引脚
成为REF1 ，设备的XIN时钟的缓冲输出的副本。
上电双向I / O 。
在上电时， FS2是输入。当
VTTPWRGD被转变为逻辑低电平时， FS2状态被锁存，该引脚
成为REF2 ，设备的XIN时钟的缓冲输出的副本。
当前参考编程输入CPU的缓存。
一个电阻
连接该引脚和V之间
SS
。看
网络连接gure 8 。
掉电输入/ VTT电源良好输入。
在上电时， VTTPWRGD
为输入。当此输入转换最初从低到高，
在FS （0： 4）和MULT0被锁存。后的第一个低到高的
过渡时，该引脚变为PD ＃的输入与内部上拉电阻。当
PD ＃为低电平时，器件进入掉电模式。看到电源
管理功能。
固定的48 MHz的USB时钟输出。
上电双向I / O 。
在上电时， MULT0是输入。当
VTTPWRGD是转换为逻辑高电平MULT0状态被锁存，这
引脚成为24_48M ， SIO的可编程时钟输出。
HyperZip时钟输出。
SEE
表1中。
串行数据输入。
符合一个奴隶的SMBus规范
接收/发送装置。当接收数据时，与打开它是一个输入
确认或发送数据时漏极开路输出。
串行时钟输入。
符合SMBus规范。
PCI时钟禁止输入。
如果Byte12位7 = 0时，此引脚变为
SRESET ＃开漏输出，内部上拉不活跃。看
系统复位描述。
系统复位控制输出。
如果Byte12位7 = 1 （默认值）时，该引脚
成为PCI时钟禁止输入。当PCI_STP ＃为低电平时，
PCI （0： 5）时钟在低电平状态同步地禁用。该引脚
不影响PCI_F （0： 1） ，如果它们被编程为自由运行
通过设备的SMBus接口时钟。
CPU时钟禁止输入。
当置为低电平， CPU （ 0 ： 1 ）T时钟
禁用同步在高状态， CPU （ 0 ： 1 ）C时钟
处于低状态同步地禁用。
VDDR
VDDC
VDDP
VDDP
O
O
O
I / O
PD
I / O
PD
I / O
PD
I / O
PD
I / O
PD
I
I
PU
15
FS4/PCI_F1
VDDP
2
FS0/REF0
VDDR
3
FS1/REF1
VDDR
4
FS2/REF2
VDDR
38
33
IREF
PD ＃ / VTTPR
GD
27
26
48M
24_48M/MUL
T0
ZCLK （0： 1）
SDATA
VDD48M
VDD48M
O
I / O
PU
O
I / O
9,10
34
VDDZ
35
12
SCLK
SRESET ＃
I
O
PCI_STP ＃
I
PU
45
CPU_STP ＃
I
PU
1.0版， 2006年11月20日
第21 3
CY28342
引脚说明
（续）
[2]
针
47
30,31
48
29
11
1
13,19
42
28
36
18,24
41
8
25
5
46
32
37
名字
SDCLK
AGP （0： 1）
VddSD
VddAGP
VDDZ
VDDR
VDDP
VDDC
VDD48M
VDDA
VSSP
VSSC
VSSZ
VSS48M
VSSR
VSSSD
VssAGP
VSSA
PWR
VddSD
VddAGP
I / O
O
O
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
SDRAM时钟输出。
AGP时钟输出。
SEE
表1
对于频率和功能。
3.3V电源的SDRAM时钟输出。
3.3V电源为AGP时钟输出。
3.3V电源的HyperZip时钟输出。
3.3V的电源参考时钟输出。
3.3V供电的PCI时钟输出。
3.3V电源为CPU时钟输出。
3.3V供电的48 - MHz的/ 24 MHz的时钟输出。
3.3V模拟电源。
GND为PCI时钟输出。
GND为CPU时钟输出。
GND为HyperZip钟表输出。
GND 48 - MHz的/ 24 MHz的时钟输出。
GND为REF时钟输出。
GND为SDRAM时钟输出。
GND为AGP时钟输出。
GND模拟。
描述
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口（ SDI）的各种设备的功能，如
单个时钟输出缓冲器等，可以单独
启用或禁用。
与SDI相关的寄存器初始化为它们的默认
设置在上电时，并且因此使用该接口的
是可选的。时钟器件寄存器的变化通常由
在系统初始化时，如果有的话是必需的。接口
也可用于电力系统的操作期间使用
管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块读/写操作时，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作，
系统控制器可以访问单个索引的字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表2中。
块写入和块读协议中概述
表3
而
表4
概述了相应的字节写和字节
读协议。
从机接收地址为11010010 （ D2H ） 。
注意：
2. PU =内部上拉电阻。 PD =内部上拉下来。 T =三电平逻辑输入低电平= < 0.8V的有效逻辑电压， T = 1.0 -1.8V ，和HIGH = > 2.0V 。
1.0版， 2006年11月20日
第21 4
CY28342
表2.命令代码定义
位
7
(6:0)
0 =块读取或写入的块操作
1 =字节读取或字节写操作
逐字节读取或字节写操作所抵消。块读或块写操作，这些位
应为' 0000000 '
描述
表3块读取和块写入协议
块写入协议
位
1
2:8
9
10
11:18
19
20:27
28
29:36
37
38:45
46
....
....
....
....
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位“ 00000000 ”代表
块操作
感谢来自SLAVE
字节计数-8位
感谢来自SLAVE
数据字节0 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节N /从机应答...
数据字节N - 8位
感谢来自SLAVE
停止
描述
位
1
2:8
9
10
11:18
19
20
21:27
28
29
30:37
38
39:46
47
48:55
56
....
....
....
....
表4字节读和字节写入协议
字节写入协议
位
1
2:8
9
10
11:18
19
20:27
28
29
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位“ 1XXXXXXX ”代表
字节操作bit [ 6 ： 0 ]的命令代码
该字节的表示该偏移被访问
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
停止
描述
位
1
2:8
9
10
11:18
19
20
21:27
28
29
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位“ 1XXXXXXX ”代表
字节操作bit [ 6 ： 0 ]的命令代码
该字节的表示该偏移被访问
感谢来自SLAVE
重复启动
从地址 - 7位
读
感谢来自SLAVE
字节读协议
描述
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位“ 00000000 ”代表
块操作
感谢来自SLAVE
重复启动
从地址 - 7位
读
感谢来自SLAVE
从奴隶字节数 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节/应答
从机的数据字节N - 8位
无应答
停止
块读协议
描述
1.0版， 2006年11月20日
第21 5
42
CY28342
高性能的SiS645 / 650奔腾
4时钟合成器
特点
支持Pentium
4型处理器
3.3V电源
八份PCI时钟
1个4 - MHz的USB时钟
两份ZCLK时钟
一个48兆赫/ 24 - MHz的可编程时钟SIO
两个差分CPU时钟对
SMBus支持与回读功能
扩频降低EMI
拨号一个频
特点
打电话问比功能
打电话问分贝
特点
48引脚SSOP和TSSOP封装
看门狗功能
框图
XIN
XOUT
PLL1
CPU_STP ＃
IREF
FS（ 0 ：4）
MULT0
VTTPWRGD
PCI_STP ＃
PLL2
动力
on
LATCH
/2
引脚配置
[1]
REF （0： 2）
的CPU （0： 1）T
CPU （ 0 ： 1 ）C
SDCLK
AGP （0： 1）
ZCLK （0： 1）
PCI （ 0 ： 5 ）
PCI_F （0： 1）
48M
48M_24M#
PD ＃
SDATA
SCLK
WD
逻辑
I2C
逻辑
SRESET ＃
VDDR
**FS0/REF0
**FS1/REF1
**FS2/REF2
VSSR
XIN
XOUT
VSSZ
ZCLK0
ZCLK1
VDDZ
* SRESET ＃ / PCI_STP ＃
VDDP
**FS3/PCI_F0
**FS4/PCI_F1
PCI0
PCI1
VSSP
VDDP
PCI2
PCI3
PCI4
PCI5
VSSP
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VddSD
SDCLK
VSSSD
CPU_STP ＃ *
CPU1T
CPU1C
VDDC
VSSC
CPU0T
CPU0C
IREF
VSSA
VDDA
SCLK
SDATA
PD ＃ / VTTPWRGD *
VssAGP
AGP0
AGP1
VddAGP
VDD48M
48M
24_48M/MULT0*
VSS48M
48引脚SSOP ANDF TSSOP
注意：
标有[ * ] 1.引脚具有内部上拉电阻。打上针[ ** ]有内部下拉电阻。
赛普拉斯半导体公司
文件编号： 38-07349修订版**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年7月29日
&< ?????
CY28342
引脚说明
针
6
7
39,40,43,44
16,17,20,23
14
[2]
名字
XIN
XOUT
的CPU （0： 1）T ，
CPU （ 0 ： 1 ）C
PCI （ 0 ： 5 ）
FS3/PCI_F0
PWR
I / O
I
描述
振荡器缓冲器输入。
连接到晶体或外部时钟。
振荡器缓冲输出。
连接到晶体。不连接时，
外部时钟的XIN应用。
鉴别寄主输出时钟对。
SEE
表1
对于频率和
功能。
PCI时钟输出。
SEE
表1中。
上电双向输入/输出（ I / O） 。
在上电时， FS3是
输入。当VTTPWRGD转换为逻辑高电平， FS3状态
锁存，该引脚变为PCI_F0时钟输出。看
表1中。
上电双向I / O 。
在上电时， FS4的输入。当
VTTPWRGD转变到逻辑高电平时， FS4状态被锁存，这
引脚成为PCI_F1时钟输出。看
表1中。
上电双向I / O 。
在上电时， FS0是输入。当
VTTPWRGD转变到逻辑高， FS0状态被锁存，这
引脚成为REF0 ，设备的XIN时钟的缓冲输出的副本。
上电双向I / O 。
在上电时， FS1是输入。当
VTTPWRGD被转变为逻辑低电平时， FS1状态被锁存，该引脚
成为REF1 ，设备的XIN时钟的缓冲输出的副本。
上电双向I / O 。
在上电时， FS2是输入。当
VTTPWRGD被转变为逻辑低电平时， FS2状态被锁存，该引脚
成为REF2 ，设备的XIN时钟的缓冲输出的副本。
当前参考编程输入CPU的缓存。
一个电阻
连接该引脚和V之间
SS
。看
网络连接gure 8 。
掉电输入/ VTT电源良好输入。
在上电时， VTTPWRGD
为输入。当此输入转换最初从低到高，
在FS （0： 4）和MULT0被锁存。后的第一个低到高的
过渡时，该引脚变为PD ＃的输入与内部上拉电阻。当
PD ＃为低电平时，器件进入掉电模式。看到电源
管理功能。
固定的48 MHz的USB时钟输出。
上电双向I / O 。
在上电时， MULT0是输入。当
VTTPWRGD是转换为逻辑高电平MULT0状态被锁存，这
引脚成为24_48M ， SIO的可编程时钟输出。
HyperZip时钟输出。
SEE
表1中。
串行数据输入。
符合一个奴隶的SMBus规范
接收/发送装置。当接收数据时，与打开它是一个输入
确认或发送数据时漏极开路输出。
串行时钟输入。
符合SMBus规范。
PCI时钟禁止输入。
如果Byte12位7 = 0时，此引脚变为
SRESET ＃开漏输出，内部上拉不活跃。看
系统复位描述。
系统复位控制输出。
如果Byte12位7 = 1 （默认值）时，该引脚
成为PCI时钟禁止输入。当PCI_STP ＃为低电平时，
PCI （0： 5）时钟在低电平状态同步地禁用。该引脚
不影响PCI_F （0： 1） ，如果它们被编程为自由运行
通过设备的SMBus接口时钟。
CPU时钟禁止输入。
当置为低电平， CPU （ 0 ： 1 ）T时钟
禁用同步在高状态， CPU （ 0 ： 1 ）C时钟
处于低状态同步地禁用。
VDDR
VDDC
VDDP
VDDP
O
O
O
I / O
PD
I / O
PD
I / O
PD
I / O
PD
I / O
PD
I
I
PU
15
FS4/PCI_F1
VDDP
2
FS0/REF0
VDDR
3
FS1/REF1
VDDR
4
FS2/REF2
VDDR
38
33
IREF
PD ＃ / VTTPR
GD
27
26
48M
24_48M/MUL
T0
ZCLK （0： 1）
SDATA
VDD48M
VDD48M
O
I / O
PU
O
I / O
9,10
34
VDDZ
35
12
SCLK
SRESET ＃
I
O
PCI_STP ＃
I
PU
45
CPU_STP ＃
I
PU
文件编号： 38-07349修订版**
第22页3
CY28342
引脚说明
（续）
[2]
针
47
30,31
48
29
11
1
13,19
42
28
36
18,24
41
8
25
5
46
32
37
名字
SDCLK
AGP （0： 1）
VddSD
VddAGP
VDDZ
VDDR
VDDP
VDDC
VDD48M
VDDA
VSSP
VSSC
VSSZ
VSS48M
VSSR
VSSSD
VssAGP
VSSA
PWR
VddSD
VddAGP
I / O
O
O
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
SDRAM时钟输出。
AGP时钟输出。
SEE
表1
对于频率和功能。
3.3V电源的SDRAM时钟输出。
3.3V电源为AGP时钟输出。
3.3V电源的HyperZip时钟输出。
3.3V的电源参考时钟输出。
3.3V供电的PCI时钟输出。
3.3V电源为CPU时钟输出。
3.3V供电的48 - MHz的/ 24 MHz的时钟输出。
3.3V模拟电源。
GND为PCI时钟输出。
GND为CPU时钟输出。
GND为HyperZip钟表输出。
GND 48 - MHz的/ 24 MHz的时钟输出。
GND为REF时钟输出。
GND为SDRAM时钟输出。
GND为AGP时钟输出。
GND模拟。
描述
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口（ SDI）的各种设备的功能，如
单个时钟输出缓冲器等，可以单独
启用或禁用。
与SDI相关的寄存器初始化为它们的默认
设置在上电时，并且因此使用该接口的
是可选的。时钟器件寄存器的变化通常由
在系统初始化时，如果有的话是必需的。接口
也可用于电力系统的操作期间使用
管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块读/写操作时，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作，
系统控制器可以访问单个索引的字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表2中。
块写入和块读协议中概述
表3
而
表4
概述了相应的字节写和字节
读协议。
从机接收地址为11010010 （ D2H ） 。
注意：
2. PU =内部上拉电阻。 PD =内部上拉下来。 T =三电平逻辑输入低电平= < 0.8V的有效逻辑电压， T = 1.0 -1.8V ，和HIGH = > 2.0V 。
文件编号： 38-07349修订版**
第22页4
CY28342
表2.命令代码定义
位
7
(6:0)
0 =块读取或写入的块操作
1 =字节读取或字节写操作
逐字节读取或字节写操作所抵消。块读或块写操作，这些位
应为' 0000000 '
描述
表3块读取和块写入协议
块写入协议
位
1
2:8
9
10
11:18
19
20:27
28
29:36
37
38:45
46
....
....
....
....
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位“ 00000000 ”代表
块操作
感谢来自SLAVE
字节计数-8位
感谢来自SLAVE
数据字节0 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节N /从机应答...
数据字节N - 8位
感谢来自SLAVE
停止
描述
位
1
2:8
9
10
11:18
19
20
21:27
28
29
30:37
38
39:46
47
48:55
56
....
....
....
....
表4字节读和字节写入协议
字节写入协议
位
1
2:8
9
10
11:18
19
20:27
28
29
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位“ 1XXXXXXX ”代表
字节操作bit [ 6 ： 0 ]的命令代码
该字节的表示该偏移被访问
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
停止
描述
位
1
2:8
9
10
11:18
19
20
21:27
28
29
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位“ 1XXXXXXX ”代表
字节操作bit [ 6 ： 0 ]的命令代码
该字节的表示该偏移被访问
感谢来自SLAVE
重复启动
从地址 - 7位
读
感谢来自SLAVE
字节读协议
描述
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位“ 00000000 ”代表
块操作
感谢来自SLAVE
重复启动
从地址 - 7位
读
感谢来自SLAVE
从奴隶字节数 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节/应答
从机的数据字节N - 8位
无应答
停止
块读协议
描述
文件编号： 38-07349修订版**
第22页5
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