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CY28341
通用单芯片时钟解决方案VIA P4M266 / KM266
DDR系统
特点
支持VIA P4M266 / KM266芯片组
支持奔腾4 ,速龙处理器
支持两个DDR DIMM内存
支持3个DIMM的SDRAM 100 MHz的
规定:
- 两个不同的可编程CPU时钟对
- 6差分SDRAM DDR双
- 三低偏移/低抖动时钟AGP
- 七低偏移/低抖动时钟PCI
- 一个48M输出USB
- 一个可编程的24M或者48M的SIO
打电话问频和打电话问dB功能
扩频最佳的电磁干扰
( EMI )降低
对于系统恢复监视功能
对于可编程SMBus兼容
56引脚SSOP和TSSOP封装
表1.频率选择表
FS( 3:0 )
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1100
1111
中央处理器
66.80
100.00
120.00
133.33
72.00
105.00
160.00
140.00
77.00
110.00
180.00
150.00
90.00
100.00
200.00
133.33
AGP
66.80
66.80
60.00
66.67
72.00
70.00
64.00
70.00
77.00
73.33
60.00
60.00
60.00
66.67
66.67
66.67
PCI
33.40
33.40
30.00
33.33
36.00
35.00
32.00
35.00
38.50
36.67
30.00
30.00
30.00
33.33
33.33
33.33
框图
XIN
XOUT
XTAL
REF0
VDDR
REF (0: 1)
VDDI
CPUCS_T / C
FS0
引脚配置
[1]
*FS0/REF0
VSSR
XIN
XOUT
VddAGP
AGP0
*SELP4_K7/AGP1
AGP2
VssAGP
**FS1/PCI_F
**SELSDR_DDR/PCI1
*MULTSEL/PCI2
VSSpci
PCI3
PCI4
VDDpci
PCI5
PCI6
VSS48M
**FS3/48M
**FS2/24_48M
VDD48M
VDD
VSS
IREF
* PD # / SRESET #
SCLK
SDATA
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VTTPWRGD#/REF1
VDDR
VSSC
CPUT / CPUOD_T
CPUC / CPUOD_C
VDDC
VDDI
CPUCS_C
CPUCS_T
VSSI
FBOUT
BUF_IN
DDRT0/SDRAM0
DDRC0/SDRAM1
DDRT1/SDRAM2
DDRC1/SDRAM3
VDDD
VSSD
DDRT2/SDRAM4
DDRC2/SDRAM5
DDRT3/SDRAM6
DDRC3/SDRAM7
VDDD
VSSD
DDRT4/SDRAM8
DDRC4/SDRAM9
DDRT5/SDRAM10
DDRC5/SDRAM11
SELP4_K7#
VDDC
CPU( 0:1) / CPU0D_T /℃
VDDpci
FS2
PLL1
FS3 FS1
PCI ( 3:6)
PCI_F
MULTSEL
PCI2
PCI1
VddAGP
AGP (0: 2)
VDD48M
48M
/2
PD #
SDATA
SCLK
SMBUS
PLL2
WDEN
24_48M
WD
SELSDR_DDR
BUF_IN
S2D
兑换
SRESET #
VDDD
FBOUT
DDRT ( 0 : 5 ) / SDRAM ( 0,2,4,6,8,10 )
DDRC ( 0 : 5 ) / SDRAM ( 1,3,5,7,9,11 )
56引脚SSOP
注意:
标有[ * ] 1.引脚具有内部上拉电阻。打上针[ ** ]有内部下拉电阻。
赛普拉斯半导体公司
文件编号: 38-07367修订版**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年12月26日
283 41
CY28341
引脚说明
[2]
3
4
1
XIN
XOUT
FS0/REF0
VDD
VDD
名字
PWR
I / O
I
O
描述
振荡器缓冲器输入。
连接到晶体或外部时钟。
振荡器缓冲输出。
连接到晶体。不要连接时
外部时钟施加于X
IN
.
I / O
电源接通双向输入/输出。
在上电时, FS0是输入。当
PU的电源电压超过输入阈值电压, FS0状态是
锁存,该引脚变为REF0 ,信号的缓冲副本应用于XIN 。
I
如果SELP4_K7 = 1,用P4处理器设置为CPUT / C 。在上电时,
VTT_PWRGD #是一个输入。当此输入转换到逻辑低电平时,将FS
(3 :0)和MULTSEL被锁存和所有输出时钟被使能。后
先高后上VTT_PWRGD #低电平的转换,该引脚被忽略,将不
其后实现所述设备的行为。当VTT_PWRGD #功能
不使用时,请连接这个信号到地通过10KΩ电阻。
如果SELP4_K7 = 0时,用的Athlon ( K7 )处理器CPU_OD ( T: ℃)。
VTT_PWRGD #功能被禁用,并且该功能被忽略。该引脚
变得REF1和是施加在X的信号的缓冲副本
IN
.
这些引脚是可编程的,通过捆扎PIN11 , SELSDR_DDR # 。如果
SELSDR_DDR # = 0 ,这些引脚配置为DDR时钟输出。他们
是信号的“真”副本应用于Pin45 , BUF_IN 。在这种模式下, VDDD绝
被2.5VIf SelSDR_DDR # = 1时,这些引脚配置为
SDRAM( 0,2,4,6,8,10 )单端时钟输出,副本(和同相的)
信号施加于Pin45 , BUF_IN 。在这种模式下, VDDD必须是3.3V
这些引脚是可编程的,通过捆扎PIN11 , SELSDR_DDR # 。如果
SelSDR_DDR # = 0 ,这些引脚配置为DDR时钟输出。他们是
信号的“互补”的副本应用于Pin45 , BUF_IN 。在这种模式下,
VDDD必须2.5VIf SelSDR_DDR # = 1时,这些引脚配置为
SDRAM( 1,3,5,7,9,11 )单端时钟输出的副本(与同相)
信号施加于Pin45 , BUF_IN 。在这种模式下, VDDD必须是3.3V 。
56
Vttpwrgd #
VDDR
REF1
VDDR
O
44,42,38 , DDRT
VDDD
36,32,30 (0: 5)/ SDRAM( 0,2,4,6 ,
8,10)
O
43,41,37 DDRC
VDDD
35,31,29 (0: 5)/ SDRAM( 1,3,5,7 ,
9,11)
O
7
SELP4_K7 / AGP1
VDDAG
P
I / O
电源接通双向输入/输出。
在上电时, SELP4_K7是输入。
聚氨酯当电源电压超过输入阈值电压, SELP4_K7
状态被锁存,该引脚变为AGP1时钟输出。 SELP4_K7 = 1, P4的
模式。 SELP4_K7 = 0, K7的模式。
I / O
电源接通双向输入/输出。
在上电时, MULTSEL是输入。
聚氨酯当电源电压超过输入阈值电压, MULTSEL
状态被锁存,该引脚变为PCI2时钟输出。 MULTSEL = 0, IOH是
4× IREFMULTSEL = 1 , IOH为6× IREF 。
O
3.3V的CPU时钟输出。
该引脚可编程的,通过捆扎管脚7 ,
SELP4_K7 。如果SELP4_K7 = 1时,此引脚配置为CPUT时钟输出。
如果SELP4_K7 = 0 ,这个引脚配置为CPUOD_T漏极开路时钟
输出。看
表1中。
3.3V的CPU时钟输出。
该引脚可编程的,通过捆扎管脚7 ,
SELP4_K7 。如果SELP4_K7 = 1时,此引脚配置为CPUC的时钟输出。
如果SELP4_K7 = 0 ,这个引脚配置为CPUOD_C漏极开路时钟
输出。看
表1中。
2.5V的CPU时钟输出的芯片组。
SEE
表1中。
PCI时钟输出。
是同步的CPU时钟。看
表1中。
12
MULTSEL / PCI2
VDDpci
53
CPUT / CPUOD_T
VDDC
52
CPUC / CPUOD_C
VDDC
O
48,49
CPUCS_T / C
VDDI
VDDpci
VDDpci
O
O
14,15,17 ,PCI ( 3:6)
18
10
FS1/PCI_F
I / O
电源接通双向输入/输出。
在上电时, FS0是输入。当
PD的电源电压超过输入阈值电压, FS1状态
锁存,该引脚变为PCI_F时钟输出。
I / O
电源接通双向输入/输出。
在上电时, FS3是输入。当
PD的电源电压超过输入阈值电压, FS3状态
锁存,该引脚变为48M ,一个USB时钟输出。
20
FS3/48M
VDD48M
文件编号: 38-07367修订版**
第21 2
CY28341
引脚说明
[2]
(续)
11
名字
PWR
I / O
描述
SELSDR_DDR # / PCI VDDPCI
1
I / O
电源接通双向输入/输出。
在上电时, SELSDR_DDR是
PD输入。当电源电压超过输入阈值电压,
SELSDR_DDR状态被锁存,该引脚变为PCI时钟
output.SelSDR_DDR # 。 = 0 , DDR模式。 SelSDR_DDR # 。 = 1 , SDR模式。
I / O
电源接通双向输入/输出。
在上电时, FS2是输入。当
PD的电源电压超过输入阈值电压, FS2状态
锁存,该引脚变为24_48M ,一个串口可编程时钟输出。
O
O
I
AGP时钟输出。
同步于CPU的时钟。看
表1中。
AGP时钟输出。
同步于CPU的时钟。看
表1中。
当前参考编程输入CPU的缓存。精确的电阻
附连到该引脚,其连接到所述内部参考电流。
21
FS2/24_48M
VDD48M
6
8
25
28
AGP0
AGP2
IREF
SDATA
VDDAG
P
VDDAG
P
I / O
串行数据输入。
符合一个奴隶的飞利浦I2C规范
接收/发送装置。接收数据时,它是一个输入。这是一个漏极开路
输出确认或发送数据时。
I
串行时钟输入。
符合飞利浦I2C规范。
I / O
掉电输入/系统复位控制输出。
如果字节6位7 = 0时,此引脚
PU变为SRESET #漏极开路输出,内部上拉是不活动的。
请参见系统复位描述。如果字节6位7 = 1 (默认值) ,此引脚变为PD #
输入带有内部上拉。当PD #为低电平时,器件进入
掉电模式。请参阅电源管理功能。
如果SelSDR_DDR # = 0, 2.5V CMOS型输入到DDR差分buffers.If
SelSDR_DDR # = 1时,在3.3V的CMOS型输入到所述SDR缓冲器。
如果SelSDR_DDR # = 0 , 2.5V单端SDRAM缓冲信号输出
在BUF_IN应用。它是在相同的差异显示(0: 5) signals.If
SelSDR_DDR # = 1时,信号的3.3V单端SDRAM的缓冲输出
在BUF_IN应用。它是在相同的SDRAM ( 0点11分)的信号
3.3V电源的AGP时钟
为CPUT / C时钟3.3V电源
3.3V电源的PCI时钟
对于REF时钟3.3V电源
对于CPUCS_T / C时钟2.5V电源
为48M 3.3V电源
常见的3.3V电源
如果SelSDR_DDR # = 0 , 2.5V电源,用于DDR clocksIf SelSDR_DDR # 。 =
1 , 3.3V电源的SDR时钟。
地面AGP时钟
地面PCI时钟
地面CPUT / C时钟
地面DDR时钟
地面48M时钟
地面ICPUCS_T / C时钟
共同点
27
26
SCLK
PD # / SRESET #
45
46
BUF_IN
FBOUT
5
51
16
55
50
22
23
34,40
9
13
54
33,39
19
47
24
VddAGP
VDDC
VDDpci
VDDR
VDDI
VDD48M
VDD
VDDD
VssAGP
VSSpci
VSSC
VSSD
VSS48M
VSSI
VSS
注意:
2. PU =内部上拉电阻。 PD =内部上拉下来。通常= 250千瓦(范围为200千瓦至500千瓦) 。
文件编号: 38-07367修订版**
第21 3
CY28341
串行数据接口
以提高的时钟合成器的灵活性和功能,
提供了一种双信号的串行接口。通过串口
数据接口,各种设备的功能,如个人
时钟输出缓冲液等,可以单独使能或
禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时,并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时,通常制成,如果有的话是
所需。该接口也可制过程中使用的
操作的功率管理功能。
表2.命令代码定义
7
(6:0)
描述
0 =块读取或写入的块操作
1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作,这些位
应为' 0000000 '
块读协议
描述
开始
从地址 - 7位
感谢来自SLAVE
命令代码 - 8位“ 00000000 ”代表
块操作
感谢来自SLAVE
重复启动
从地址 - 7位
感谢来自SLAVE
从奴隶字节数 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节/应答
从机的数据字节N - 8位
无应答
停止
数据协议
时钟驱动器的串行协议接收字节写,读字节,
块写入和块读操作的控制器。为
块写入/读取操作,字节必须访问
按顺序从最低到最高字节(最显著
位在前)有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作,
系统控制器可以访问单个索引的字节。该
被索引的字节的偏移被编码在命令代码,
如上述
表2中。
块写入和块读协议中概述
表3
表4
概述了相应的字节写和字节
读协议。从机接收地址为11010010 ( D2H ) 。
表3块读取和块写入协议
1
2:8
9
10
11:18
19
20:27
28
29:36
37
38:45
46
....
....
....
....
块写入协议
描述
开始
从地址 - 7位
感谢来自SLAVE
命令代码 - 8位“ 00000000 ”代表
块操作
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
数据字节0 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节N /从机应答...
数据字节N - 8位
感谢来自SLAVE
停止
1
2:8
9
10
11:18
19
20
21:27
28
29
30:37
38
39:46
47
48:55
56
....
....
....
....
文件编号: 38-07367修订版**
第21 4
CY28341
表4字节读和字节写入协议
字节写入协议
1
2:8
9
10
11:18
描述
开始
从地址 - 7位
感谢来自SLAVE
命令代码 - 8位“ 1XXXXXXX ”代表
字节operationbit [ 6 : 0 ]的命令代码
该字节的表示该偏移被访问
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
停止
1
2:8
9
10
11:18
字节读协议
描述
开始
从地址 - 7位
感谢来自SLAVE
命令代码 - 8位“ 1XXXXXXX ”代表
字节operationbit [ 6 : 0 ]的命令代码
该字节的表示该偏移被访问
感谢来自SLAVE
重复启动
从地址 - 7位
感谢来自SLAVE
从机的数据字节 - 8位
无应答
停止
19
20:27
28
29
19
20
21:27
28
29
30:37
38
39
串口控制寄存器
字节0 :频率选择寄存器
7
6
5
4
3
@Pup
0
H / W设置
H / W设置
H / W设置
0
21
10
1
针#
名字
版权所有
FS2
FS1
FS0
版权所有
对于选择频率看
表1中。
对于选择频率看
表1中。
对于选择频率看
表1中。
如果该位被设定为“ 1 ”,它使写入位( 6 : 4,1)为
选择通过软件( SMBus的)的频率。如果该位为
编程为“0”,它使得仅读取位(6: 4,1) ,其
反映FS的硬件设置(0 :3)。
11
20
7
SELSDR_DDR仅用于读出SDRAM接口的硬件设置
模式下, SELSDR_DDR #捆扎状态。
FS3
SELP4_K7
对于选择频率看
表1中。
只有阅读的CPU接口模式的硬件设置,
的SELP4_K7 #捆扎状态。
描述
2
1
0
H / W设置
H / W设置
H / W设置
字节1 : CPU时钟寄存器
7
6
5
4
3
2
1
@Pup
0
1
1
1
1
1
1
48,49
53,52
53,52
针#
名字
模式
SSCG
SST1
SST0
CPUCS_T , CPUCS_C
CPUT / CPUOD_T
CPUC / CPUOD_C
CPUT / C
描述
0 =向下传播。 1 =中心传播。看
表9 。
1 =使能(默认) 。 0 =禁用
选择传播的带宽。看
表9 。
选择传播的带宽。看
表9 。
1 =输出启用(运行) 。 0 =输出在低禁用异步
状态。
1 =输出启用(运行) 。 0 =输出禁用。
在K7模式下,该位是ignored.In P4模式, 0 =当PD #置为低电平,
CPUT停在一个高的状态, CPUC处于低状态停止。在P4的模式,1 =
当PD #置为低电平, CPUT和CPUC停在高阻抗。
只用于读出PIN11 MULT0值的硬件设置。
第21 5
0
1
11
MULT0
文件编号: 38-07367修订版**
CY28341
通用单芯片时钟解决方案VIA P4M266 / KM266
DDR系统
特点
支持通过
P4M266 / KM266芯片组
表1.频率选择表
FS( 3:0 )
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1100
1111
中央处理器
66.80
100.00
120.00
133.33
72.00
105.00
160.00
140.00
77.00
110.00
180.00
150.00
90.00
100.00
200.00
133.33
AGP
66.80
66.80
60.00
66.67
72.00
70.00
64.00
70.00
77.00
73.33
60.00
60.00
60.00
66.67
66.67
66.67
PCI
33.40
33.40
30.00
33.33
36.00
35.00
32.00
35.00
38.50
36.67
30.00
30.00
30.00
33.33
33.33
33.33
支持奔腾4 ,速龙处理器
支持两个DDR DIMM内存
支持3个DIMM的SDRAM 100 MHz的
提供:
- 两个不同的可编程CPU时钟对
- 6差分SDRAM DDR双
- 三低偏移/低抖动时钟AGP
- 七低偏移/低抖动时钟PCI
- 一个48M输出USB
- 一个可编程的24M或者48M的SIO
打电话问频和打电话问分贝
特点
扩频获得最佳的电磁干扰
( EMI )降低
用于系统恢复监视功能
用于可编程SMBus兼容
56引脚SSOP和TSSOP封装
框图
XIN
XOUT
XTAL
REF0
VDDR
REF (0: 1)
VDDI
CPUCS_T / C
FS0
引脚配置
[1]
*FS0/REF0
VSSR
XIN
XOUT
VddAGP
AGP0
*SELP4_K7/AGP1
AGP2
VssAGP
**FS1/PCI_F
**SELSDR_DDR/PCI1
*MULTSEL/PCI2
VSSpci
PCI3
PCI4
VDDpci
PCI5
PCI6
VSS48M
**FS3/48M
**FS2/24_48M
VDD48M
VDD
VSS
IREF
* PD # / SRESET #
SCLK
SDATA
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VTTPWRGD#/REF1
VDDR
VSSC
CPUT / CPUOD_T
CPUC / CPUOD_C
VDDC
VDDI
CPUCS_C
CPUCS_T
VSSI
FBOUT
BUF_IN
DDRT0/SDRAM0
DDRC0/SDRAM1
DDRT1/SDRAM2
DDRC1/SDRAM3
VDDD
VSSD
DDRT2/SDRAM4
DDRC2/SDRAM5
DDRT3/SDRAM6
DDRC3/SDRAM7
VDDD
VSSD
DDRT4/SDRAM8
DDRC4/SDRAM9
DDRT5/SDRAM10
DDRC5/SDRAM11
SELP4_K7#
VDDC
CPU( 0:1) / CPU0D_T /℃
VDDpci
FS2
PLL1
FS3 FS1
PCI ( 3:6)
PCI_F
MULTSEL
PCI2
PCI1
VddAGP
AGP (0: 2)
VDD48M
48M
/2
PD #
SDATA
SCLK
SMBUS
PLL2
WDEN
24_48M
WD
SELSDR_DDR
BUF_IN
S2D
兑换
SRESET #
VDDD
FBOUT
DDRT ( 0 : 5 ) / SDRAM ( 0,2,4,6,8,10 )
DDRC ( 0 : 5 ) / SDRAM ( 1,3,5,7,9,11 )
56引脚SSOP
注意:
标有[ * ] 1.引脚具有内部上拉电阻。打上针[ ** ]有内部下拉电阻。
1.0版, 2006年11月20日
2200 LAURELWOOD路,圣克拉拉, CA 95054
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28341
分页: 19 1
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CY28341
引脚说明
[2]
3
4
1
XIN
XOUT
FS0/REF0
VDD
VDD
名字
PWR
I / O
I
O
描述
振荡器缓冲器输入。
连接到晶体或外部时钟。
振荡器缓冲输出。
连接到晶体。不要连接时
外部时钟施加于X
IN
.
I / O
电源接通双向输入/输出。
在上电时, FS0是输入。当
PU的电源电压超过输入阈值电压, FS0状态是
锁存,该引脚变为REF0 ,信号的缓冲副本应用于XIN 。
I
如果SELP4_K7 = 1,用P4处理器设置为CPUT / C 。在上电时,
VTT_PWRGD #是一个输入。当此输入转换到逻辑低电平时,将FS
(3 :0)和MULTSEL被锁存和所有输出时钟被使能。后
先高后上VTT_PWRGD #低电平的转换,该引脚被忽略,将不
其后实现所述设备的行为。当VTT_PWRGD #功能
不使用时,请连接这个信号到地通过10K电阻。
如果SELP4_K7 = 0时,用的Athlon ( K7 )处理器CPU_OD ( T: ℃)。
VTT_PWRGD #功能被禁用,并且该功能被忽略。该引脚
变得REF1和是施加在X的信号的缓冲副本
IN
.
这些引脚是可编程的,通过捆扎PIN11 , SELSDR_DDR # 。如果
SELSDR_DDR # = 0 ,这些引脚配置为DDR时钟输出。他们
是信号的“真”副本应用于Pin45 , BUF_IN 。在这种模式下, VDDD绝
被2.5VIf SelSDR_DDR # = 1时,这些引脚配置为
SDRAM( 0,2,4,6,8,10 )单端时钟输出,副本(和同相的)
信号施加于Pin45 , BUF_IN 。在这种模式下, VDDD必须是3.3V
这些引脚是可编程的,通过捆扎PIN11 , SELSDR_DDR # 。如果
SelSDR_DDR # = 0 ,这些引脚配置为DDR时钟输出。他们是
信号的“互补”的副本应用于Pin45 , BUF_IN 。在这种模式下,
VDDD必须2.5VIf SelSDR_DDR # = 1时,这些引脚配置为
SDRAM( 1,3,5,7,9,11 )单端时钟输出的副本(与同相)
信号施加于Pin45 , BUF_IN 。在这种模式下, VDDD必须是3.3V 。
56
Vttpwrgd #
VDDR
REF1
VDDR
O
44,42,38 , DDRT
VDDD
36,32,30 (0: 5)/ SDRAM( 0,2,4,6 ,
8,10)
O
VDDD
43,41,37 DDRC
35,31,29 (0: 5)/ SDRAM( 1,3,5,7 ,
9,11)
O
7
SELP4_K7 / AGP1
VDDAG
P
I / O
电源接通双向输入/输出。
在上电时, SELP4_K7是输入。
聚氨酯当电源电压超过输入阈值电压, SELP4_K7
状态被锁存,该引脚变为AGP1时钟输出。 SELP4_K7 = 1, P4的
模式。 SELP4_K7 = 0, K7的模式。
I / O
电源接通双向输入/输出。
在上电时, MULTSEL是输入。
聚氨酯当电源电压超过输入阈值电压, MULTSEL
状态被锁存,该引脚变为PCI2时钟输出。 MULTSEL = 0, IOH是
4× IREFMULTSEL = 1 , IOH为6× IREF 。
O
3.3V的CPU时钟输出。
该引脚可编程的,通过捆扎管脚7 ,
SELP4_K7 。如果SELP4_K7 = 1时,此引脚配置为CPUT时钟输出。
如果SELP4_K7 = 0 ,这个引脚配置为CPUOD_T漏极开路时钟
输出。看
表1中。
3.3V的CPU时钟输出。
该引脚可编程的,通过捆扎管脚7 ,
SELP4_K7 。如果SELP4_K7 = 1时,此引脚配置为CPUC的时钟输出。
如果SELP4_K7 = 0 ,这个引脚配置为CPUOD_C漏极开路时钟
输出。看
表1中。
2.5V的CPU时钟输出的芯片组。
SEE
表1中。
PCI时钟输出。
是同步的CPU时钟。看
表1中。
12
MULTSEL / PCI2
VDDpci
53
CPUT / CPUOD_T
VDDC
52
CPUC / CPUOD_C
VDDC
O
48,49
CPUCS_T / C
VDDI
VDDpci
VDDpci
O
O
14,15,17 ,PCI ( 3:6)
18
10
FS1/PCI_F
I / O
电源接通双向输入/输出。
在上电时, FS0是输入。当
PD的电源电压超过输入阈值电压, FS1状态
锁存,该引脚变为PCI_F时钟输出。
I / O
电源接通双向输入/输出。
在上电时, FS3是输入。当
PD的电源电压超过输入阈值电压, FS3状态
锁存,该引脚变为48M ,一个USB时钟输出。
20
FS3/48M
VDD48M
1.0版, 2006年11月20日
第19 2
CY28341
引脚说明
[2]
(续)
11
名字
PWR
I / O
描述
SELSDR_DDR # / PCI VDDPCI
1
I / O
电源接通双向输入/输出。
在上电时, SELSDR_DDR是
PD输入。当电源电压超过输入阈值电压,
SELSDR_DDR状态被锁存,该引脚变为PCI时钟
output.SelSDR_DDR # 。 = 0 , DDR模式。 SelSDR_DDR # 。 = 1 , SDR模式。
I / O
电源接通双向输入/输出。
在上电时, FS2是输入。当
PD的电源电压超过输入阈值电压, FS2状态
锁存,该引脚变为24_48M ,一个串口可编程时钟输出。
O
O
I
AGP时钟输出。
同步于CPU的时钟。看
表1中。
AGP时钟输出。
同步于CPU的时钟。看
表1中。
当前参考编程输入CPU的缓存。精确的电阻
附连到该引脚,其连接到所述内部参考电流。
21
FS2/24_48M
VDD48M
6
8
25
28
AGP0
AGP2
IREF
SDATA
VDDAG
P
VDDAG
P
I / O
串行数据输入。
符合一个奴隶的飞利浦I2C规范
接收/发送装置。接收数据时,它是一个输入。这是一个漏极开路
输出确认或发送数据时。
I
串行时钟输入。
符合飞利浦I2C规范。
I / O
掉电输入/系统复位控制输出。
如果字节6位7 = 0时,此引脚
PU变为SRESET #漏极开路输出,内部上拉是不活动的。
请参见系统复位描述。如果字节6位7 = 1 (默认值) ,此引脚变为PD #
输入带有内部上拉。当PD #为低电平时,器件进入
掉电模式。请参阅电源管理功能。
如果SelSDR_DDR # = 0, 2.5V CMOS型输入到DDR差分buffers.If
SelSDR_DDR # = 1时,在3.3V的CMOS型输入到所述SDR缓冲器。
如果SelSDR_DDR # = 0 , 2.5V单端SDRAM缓冲信号输出
在BUF_IN应用。它是在相同的差异显示(0: 5) signals.If
SelSDR_DDR # = 1时,信号的3.3V单端SDRAM的缓冲输出
在BUF_IN应用。它是在相同的SDRAM ( 0点11分)的信号
3.3V电源的AGP时钟
为CPUT / C时钟3.3V电源
3.3V电源的PCI时钟
对于REF时钟3.3V电源
对于CPUCS_T / C时钟2.5V电源
为48M 3.3V电源
常见的3.3V电源
如果SelSDR_DDR # = 0 , 2.5V电源,用于DDR clocksIf SelSDR_DDR # 。 =
1 , 3.3V电源的SDR时钟。
地面AGP时钟
地面PCI时钟
地面CPUT / C时钟
地面DDR时钟
地面48M时钟
地面ICPUCS_T / C时钟
共同点
27
26
SCLK
PD # / SRESET #
45
46
BUF_IN
FBOUT
5
51
16
55
50
22
23
34,40
9
13
54
33,39
19
47
24
VddAGP
VDDC
VDDpci
VDDR
VDDI
VDD48M
VDD
VDDD
VssAGP
VSSpci
VSSC
VSSD
VSS48M
VSSI
VSS
注意:
2. PU =内部上拉电阻。 PD =内部上拉下来。通常= 250千瓦(范围为200千瓦至500千瓦) 。
1.0版, 2006年11月20日
第19 3
CY28341
串行数据接口
以提高的时钟合成器的灵活性和功能,
提供了一种双信号的串行接口。通过串口
数据接口,各种设备的功能,如个人
时钟输出缓冲液等,可以单独使能或
禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时,并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时,通常制成,如果有的话是
所需。该接口也可制过程中使用的
操作的功率管理功能。
表2.命令代码定义
7
(6:0)
0 =块读取或写入的块操作
1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作,这些位
应为' 0000000 '
描述
数据协议
时钟驱动器的串行协议接收字节写,读字节,
块写入和块读操作的控制器。为
块写入/读取操作,字节必须访问
按顺序从最低到最高字节(最显著
位在前)有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作,
系统控制器可以访问单个索引的字节。该
被索引的字节的偏移被编码在命令代码,
如上述
表2中。
块写入和块读协议中概述
表3
表4
概述了相应的字节写和字节
读协议。从机接收地址为11010010 ( D2H ) 。
表3块读取和块写入协议
块写入协议
1
2:8
9
10
11:18
19
20:27
28
29:36
37
38:45
46
....
....
....
....
描述
开始
从地址 - 7位
感谢来自SLAVE
命令代码 - 8位“ 00000000 ”代表
块操作
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
数据字节0 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节N /从机应答...
数据字节N - 8位
感谢来自SLAVE
停止
1
2:8
9
10
11:18
19
20
21:27
28
29
30:37
38
39:46
47
48:55
56
....
....
....
....
开始
从地址 - 7位
感谢来自SLAVE
命令代码 - 8位“ 00000000 ”代表
块操作
感谢来自SLAVE
重复启动
从地址 - 7位
感谢来自SLAVE
从奴隶字节数 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节/应答
从机的数据字节N - 8位
无应答
停止
块读协议
描述
1.0版, 2006年11月20日
第19 4
CY28341
表4字节读和字节写入协议
字节写入协议
1
2:8
9
10
11:18
描述
开始
从地址 - 7位
感谢来自SLAVE
命令代码 - 8位“ 1XXXXXXX ”代表
字节operationbit [ 6 : 0 ]的命令代码
该字节的表示该偏移被访问
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
停止
1
2:8
9
10
11:18
字节读协议
描述
开始
从地址 - 7位
感谢来自SLAVE
命令代码 - 8位“ 1XXXXXXX ”代表
字节operationbit [ 6 : 0 ]的命令代码
该字节的表示该偏移被访问
感谢来自SLAVE
重复启动
从地址 - 7位
感谢来自SLAVE
从机的数据字节 - 8位
无应答
停止
19
20:27
28
29
19
20
21:27
28
29
30:37
38
39
串口控制寄存器
字节0 :频率选择寄存器
7
6
5
4
3
@Pup
0
H / W设置
H / W设置
H / W设置
0
21
10
1
针#
名字
版权所有
FS2
FS1
FS0
版权所有
对于选择频率看
表1中。
对于选择频率看
表1中。
对于选择频率看
表1中。
如果该位被设定为“ 1 ”,它使写入位( 6 : 4,1)为
选择通过软件( SMBus的)的频率。如果该位为
编程为“0”,它使得仅读取位(6: 4,1) ,其
反映FS的硬件设置(0 :3)。
11
20
7
SELSDR_DDR仅用于读出SDRAM接口的硬件设置
模式下, SELSDR_DDR #捆扎状态。
FS3
SELP4_K7
对于选择频率看
表1
只有阅读的CPU接口模式的硬件设置,
的SELP4_K7 #捆扎状态。
描述
2
1
0
H / W设置
H / W设置
H / W设置
字节1 : CPU时钟寄存器
7
6
5
4
3
2
@Pup
0
1
1
1
1
1
48,49
53,52
针#
名字
模式
SSCG
SST1
SST0
CPUCS_T , CPUCS_C
CPUT / CPUOD_T
CPUC / CPUOD_C
描述
0 =向下传播。 1 =中心传播。看
表9 。
1 =使能(默认) 。 0 =禁用
选择传播的带宽。看
表9 。
选择传播的带宽。看
表9 。
1 =输出启用(运行) 。 0 =输出在低禁用异步
状态。
1 =输出启用(运行) 。 0 =输出禁用。
1.0版, 2006年11月20日
第19 5
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