CY28326
FTG威盛PT880芯片组的串行
特点
支持P4
处理器
3.3V电源
十份PCI时钟
一个48 MHz的USB时钟
两份25兆赫的SRC / LAN时钟
一个48兆赫/ 24 MHz的可编程时钟SIO
三个差分CPU时钟对
SMBus支持与字节写/块读/写
能力
扩频降低EMI
拨号-A-频率
特点
自动比特征
48引脚SSOP封装
框图
XIN
XOUT
PLL1
CPU_STP ＃
IREF
动力
on
LATCH
/2
引脚配置
[1]
文献[ 0 ： 2 ]
CPUT [0： 2]
CPUC [0： 2]
25MHz的[0：1 ]
AGP [0： 2]
FS [A ：D ]
Vttpwrgd ＃
PCI_STP ＃
**FSA/REF0
**FSB/REF1
VDDref
XIN
XOUT
VSSref
*FSC/PCIF0
*FSD/PCIF1
*Mode/PCIF2
VDDpci
VSSpci
PCI0
PCI1
PCI2
PCI3
PCI4
VDDpci
VSSpci
*(PCI_STP#)/Ratio0/PCI5
*(CPU_STP#)/Ratio1/PCI6
48MHz
**24_48_SEL/24_48MHz
VSS48
VDD48
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VDDA
VSSA
IREF
CPUT2
CPUC2
VSScpu
CPUT1
CPUC1
VDDcpu
CPUT0
CPUC0
VSSSRC
25MHz1
25MHz0
VDDSRC
* VTT_PWRGD / * PD ＃
SD
ATA
SCLK
SRESET ＃
AGP2
VssAGP
VddAGP
AGP1/*RatioSel
AGP0
CY 2 8 3 2 6
PCI [0： 6]
PCI_F [0： 2]
PLL2
模式
PD ＃
SDATA
SCLK
WD
逻辑
I2C
逻辑
48MHz
24_48MHz
SRESET
48引脚SSOP
注意：
1.引脚标有[ * ]具有内部150k欧姆上拉电阻。打上针[ ** ]内部有150k欧姆的下拉电阻。
赛普拉斯半导体公司
文件编号： 38-07616修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月22日
CY28326
引脚德网络nition
PIN号
1
名字
**FSA/REF0
PWR
VDDref
TYPE
I / O
描述
上电双向输入/输出。
上电时， FSA是
输入。当VTT_PWRGD转换到逻辑高， FSA状态
锁存，该引脚变为的REF0 ，缓冲输出的副本
设备的XIN时钟。默认的内部上拉下来。
上电双向输入/输出。
上电时， FSB是
输入。当VTT_PWRGD转换到逻辑高，外频状态
锁存，该引脚变为的REF1 ，缓冲输出的副本
设备的XIN时钟。默认的内部上拉下来。
3.3V的电源参考时钟输出。
振荡器缓冲器输入。
连接到晶体或外部
时钟。
振荡器缓冲器输入。
连接到晶体。不要连接
当外部时钟为XIN应用。
接地参考时钟输出
上电双向输入/输出。
上电时， FSC是
输入。当VTT_PWRGD转换到逻辑高时， FSC
状态被锁存，该引脚变为PCIF0 。默认的内部上拉
了。
上电双向输入/输出。
上电时，消防处是
输入。当VTT_PWRGD转换为逻辑高电平，消防处
状态被锁存，该引脚变为PCIF 。默认的内部上拉
了。
上电双向输入/输出。
上电时，
模式/ PCIF2是输入。当上电时，模式状态是
锁存，然后9脚变得PCIF2 ， PCI时钟输出PCI
Device.Default拉，见
表2
3.3V供电的PCI时钟输出。
地面PCI时钟输出。
PCI时钟输出。
Ratio0输出/ PCI5输出。
在上电时RatioSel （引脚26 ）
打包机= “高” & MODE （引脚9 ）捆扎= “高” ， （ PCI_STP ＃ ）
Ratio0 / PCI5成为PCI5时钟输出。在上电时，
RatioSel （引脚26 ）打包机= “低” & MODE （引脚9 ）捆扎
= “高” ， （ PCI_STP ＃ ） Ratio0 / PCI5变得Ratio0输出
支持北桥频率上捆扎功能。一旦
MODE （引脚9）捆扎= “低” ，则（ PCI_STP ＃ ） Ratio0 / PCI5
成为PCI_STP ＃ ，默认为“ PCI5 ”看
表2
默认
内部上拉。
比1输出/ PCI6输出。
在上电时RatioSel （引脚26 ）
打包机= “高” & MODE （引脚9 ）捆扎= “高” ， （ CPU_STP ＃ ）
比1 / PCI6成为PCI6时钟输出。在上电时，
RatioSel （引脚26 ）打包机= “低” & MODE （引脚9 ）捆扎
= “高” ， （ PCI_STP ＃ ）比1 / PCI6变得比1输出
支持北桥频率上捆扎功能。一旦
MODE （引脚9）捆扎= “低” ，则（ PCI_STP ＃ ）比1 / PCI6
成为CPU_STP ＃ ，默认为“ PCI6 ”看
表2
默认
内部上拉。
48 MHz的时钟输出。
上电双向输入/输出。
在上电时24_48_SEL
为输入。当VTT_PWRGD被转移到逻辑高，
24_48_SEL状态被锁存，该引脚变为24/48 MHz的
输出，默认24_48_SEL =“0” ， 48兆赫output.Default内部
下拉电阻。
地为48 MHz的时钟输出。
2
**FSB/REF1
VDDref
I / O
3
4
5
6
7
VDDref
XIN
XOUT
VSSref
*FSC/PCIF0
VDDpci
VDDref
VDDref
I
I
O
PWR
I / O
8
*FSD/PCIF1
VDDpci
I / O
9
* MODE /
PCIF2
VDDpci
I / O
10,17
11,18
12,13,14,15,16
19
VDDpci
VSSpci
PCI [0： 4]
* （ PCI_STP ＃ ） VDDPCI
Ratio0/PCI5
I
I
O
O
20
* （ CPU_STP ＃ ） VDDPCI
Ratio1/PCI6
O
21
22
48兆赫
VDD48
O
I / O
** 24_48_SEL / VDD48
24_48兆赫
23
VSS48
I
文件编号： 38-07616修订版**
第23页2
CY28326
引脚德网络nition
（续）
PIN号
24
25,29
26
名字
VDD48
AGP0/AGP2
* RatioSEL
/AGP1
VddAGP
VddAGP
PWR
TYPE
I
O
I / O
AGP时钟输出。
上电双向输入/输出。
上电时， RatioSel是
的输入。当电源电压超过输入
阈值电压， RatioSel状态被锁存，该引脚变为
AGP时钟输出。默认情况下上拉。
3.3V电源为AGP时钟输出。
地面AGP时钟输出。
系统复位控制输出。
串行时钟输入。
符合飞利浦的我
2
特定连接的阳离子。
串行时钟输入。
符合飞利浦的我
2
一个C规格
从接收/发送装置。它是在接收数据时的输入。
它是开漏输出确认或传输数据时。
VTT_PWRGD ： 3.3V LVTTL输入，以确定何时FS [ D： A] ，
MODE ， RatioSEL和24_48_SEL输入是有效的，并准备
进行采样。
PD ＃ ：调用省电模式。默认的内部上拉起来。
功率为25 MHz的时钟输出。 3.3V电源。
25 MHz的时钟输出。
地为25 MHz的时钟输出。
CPU时钟输出。
电源为CPU时钟输出。
地为CPU时钟输出。
目前的参考。
精密电阻连接到该引脚，
其连接到所述内部参考电流。
地面输出。
3.3V电源输出
描述
功率为48MHz的时钟输出。
27
28
30
31
32
VddAGP
VssAGP
SRESET ＃
SCLK
SDATA
I
I
O
I
I / O
33
* VTT_PWRG
D / PD ＃
I
34
35,36
37
40
43
46
47
48
VDDSRC
25MHz的[0：1 ]
VSSSRC
VDDcpu
VSScpu
IREF
VSSA
VDDA
VDDSRC
I
O
I
O
I
I
I
I
I
39,38,42,41,45,44 CPU [T / C ] [0 ： 2 ] VDDCPU
表1.频率表
FS （ D： A）
FS（ 3：0 ）
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
PLL齿轮
不变
（万）
25.00258122
37.50387182
75.00774365
37.50387182
75.00774365
75.00774365
75.00774365
75.00774365
18.75193591
25.00258122
37.50387182
37.50387182
18.75193591
25.00258122
37.50387182
37.50387182
第23页3
CPU （兆赫）
110.0
146.6
220.0
183.3
233.3
266.6
333.3
300.0
100.9
133.9
200.9
166.9
100.0
133.3
200.0
166.6
AGP （兆赫）
73.3
73.3
73.3
73.3
66.7
66.7
66.7
66.7
67.3
67.0
67.0
66.8
66.7
66.7
66.7
66.7
PCI （兆赫）
36.6
36.6
36.6
36.6
33.3
33.3
33.3
33.3
33.6
33.5
33.5
33.4
33.3
33.3
33.3
33.3
SATA （兆赫）
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
VCO （兆赫）
660.00
586.68
440.00
733.33
466.67
533.33
666.67
600.00
807.2
803.4
803.6
667.6
800.00
800.00
800.00
666.67
文件编号： 38-07616修订版**
CY28326
表2.模式比设定
电条件
模式
0
0
1
1
表3比例的映射表
上电频值
中央处理器
100
133
200
166
AGP
66.6
66.6
66.6
66.6
FS1
0
0
1
1
FS [ 1：0]
FS0
0
1
0
1
比引脚映射
20 PIN
0
0
1
1
PIN码19
0
1
0
1
RatioSel
x
x
0
1
PIN码19
PCI_STP ＃
PCI_STP ＃
Ratio0
PCI5
引脚I / O设置
20 PIN
CPU_STP ＃
CPU_STP ＃
Ratio1
PCI6
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时，并且因此
使用此接口是可选的。该接口也可以是
断电操作过程中访问。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
表4.命令代码定义
位
7
0 =块读取或写入的块操作
1 =字节读取或字节写操作
从任何外部I块写入和块读操作
2
C
控制器。块的读/写操作时，字节必须是
从最低的顺序来最高字节访问（最
第一显著位）停止后的任何完整的能力
字节已被转移。对于字节写和字节读操作
系统蒸发散，系统控制器可以访问单个索引
字节。的索引的字节的偏移被编码在
命令码，如上述
表4 。
块写入和
块读协议中概述
表5
而
表6
轮廓
相应的字节写入和读出字节从议定书（草案）
接收地址为11010010 （ D2H ） 。
描述
（ 6 ： 5 ）设备选择位。设置= 00
（ 4 ： 0 ）字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是' 0000000 '
表5块读取和块写入协议
块写入协议
位
1
8:2
9
10
18:11
19
27:20
28
36:29
37
45:38
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
字节数 - 8位
（请跳过这一步，如果我
2
C_En位设置）
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节2 - 8位
描述
位
1
8:2
9
10
18:11
19
20
27:21
28
29
37:30
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
重复启动
从地址 - 7位
阅读= 1
感谢来自SLAVE
从奴隶字节数 - 8位
第23页4
块读协议
描述
文件编号： 38-07616修订版**
CY28326
FTG威盛PT880芯片组的串行
特点
支持P4处理器
3.3V电源
十份PCI时钟
一个48 MHz的USB时钟
两份25兆赫的SRC / LAN时钟
一个48兆赫/ 24 MHz的可编程时钟SIO
三个差分CPU时钟对
SMBus支持与字节写/块读/写
能力
扩频降低EMI
拨号-A-频率
特点
自动比特征
48引脚SSOP封装
框图
引脚配置
[1]
XIN
XOUT
文献[ 0 ： 2 ]
PLL1
CPU_STP ＃
IREF
动力
on
LATCH
/2
CPUT [0： 2]
CPUC [0： 2]
25MHz的[0：1 ]
AGP [0： 2]
FS [A ：D ]
Vttpwrgd ＃
PCI_STP ＃
**FSA/REF0
**FSB/REF1
VDDref
XIN
XOUT
VSSref
*FSC/PCIF0
*FSD/PCIF1
*Mode/PCIF2
VDDpci
VSSpci
PCI0
PCI1
PCI2
PCI3
PCI4
VDDpci
VSSpci
*(PCI_STP#)/Ratio0/PCI5
*(CPU_STP#)/Ratio1/PCI6
48MHz
**24_48_SEL/24_48MHz
VSS48
VDD48
1
2
3
4
5
6
7
8
48
47
46
45
44
43
42
41
VDDA
VSSA
IREF
CPUT2
CPUC2
VSScpu
CPUT1
CPUC1
VDDcpu
CPUT0
CPUC0
VSSSRC
25MHz1
25MHz0
VDDSRC
* VTT_PWRGD / * PD ＃
SD
ATA
SCLK
SRESET ＃
AGP2
VssAGP
VddAGP
AGP1/*RatioSel
AGP0
CY 2 8 3 2 6
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
PCI [0： 6]
PCI_F [0： 2]
PLL2
模式
48MHz
24_48MHz
PD ＃
SDATA
SCLK
WD
逻辑
I2C
逻辑
SRESET
48引脚SSOP
注意：
1.引脚标有[ * ]有内部150K
上拉电阻。打上针[ ** ]内部有150K
下拉电阻。
1.0版， 2006年11月20日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
第22页1
www.SpectraLinear.com
CY28326
引脚德网络nition
PIN号
1
名字
**FSA/REF0
PWR
VDDref
TYPE
I / O
描述
上电双向输入/输出。
上电时， FSA是
输入。当VTT_PWRGD转换到逻辑高， FSA状态
锁存，该引脚变为的REF0 ，缓冲输出的副本
设备的XIN时钟。默认的内部上拉下来。
上电双向输入/输出。
上电时， FSB是
输入。当VTT_PWRGD转换到逻辑高，外频状态
锁存，该引脚变为的REF1 ，缓冲输出的副本
设备的XIN时钟。默认的内部上拉下来。
3.3V的电源参考时钟输出。
振荡器缓冲器输入。
连接到晶体或外部
时钟。
振荡器缓冲器输入。
连接到晶体。不要连接
当外部时钟为XIN应用。
接地参考时钟输出
上电双向输入/输出。
上电时， FSC是
输入。当VTT_PWRGD转换到逻辑高时， FSC
状态被锁存，该引脚变为PCIF0 。默认的内部上拉
了。
上电双向输入/输出。
上电时，消防处是
输入。当VTT_PWRGD转换为逻辑高电平，消防处
状态被锁存，该引脚变为PCIF 。默认的内部上拉
了。
上电双向输入/输出。
上电时，
模式/ PCIF2是输入。当上电时，模式状态是
锁存，然后9脚变得PCIF2 ， PCI时钟输出PCI
Device.Default拉，见
表2
3.3V供电的PCI时钟输出。
地面PCI时钟输出。
PCI时钟输出。
Ratio0输出/ PCI5输出。
在上电时RatioSel （引脚26 ）
打包机= “高” & MODE （引脚9 ）捆扎= “高” ， （ PCI_STP ＃ ）
Ratio0 / PCI5成为PCI5时钟输出。在上电时，
RatioSel （引脚26 ）打包机= “低” & MODE （引脚9 ）捆扎
= “高” ， （ PCI_STP ＃ ） Ratio0 / PCI5变得Ratio0输出
支持北桥频率上捆扎功能。一旦
MODE （引脚9）捆扎= “低” ，则（ PCI_STP ＃ ） Ratio0 / PCI5
成为PCI_STP ＃ ，默认为“ PCI5 ”看
表2
默认
内部上拉。
比1输出/ PCI6输出。
在上电时RatioSel （引脚26 ）
打包机= “高” & MODE （引脚9 ）捆扎= “高” ， （ CPU_STP ＃ ）
比1 / PCI6成为PCI6时钟输出。在上电时，
RatioSel （引脚26 ）打包机= “低” & MODE （引脚9 ）捆扎
= “高” ， （ PCI_STP ＃ ）比1 / PCI6变得比1输出
支持北桥频率上捆扎功能。一旦
MODE （引脚9）捆扎= “低” ，则（ PCI_STP ＃ ）比1 / PCI6
成为CPU_STP ＃ ，默认为“ PCI6 ”看
表2
默认
内部上拉。
48 MHz的时钟输出。
上电双向输入/输出。
在上电时24_48_SEL
为输入。当VTT_PWRGD被转移到逻辑高，
24_48_SEL状态被锁存，该引脚变为24/48 MHz的
输出，默认24_48_SEL =“0” ， 48兆赫output.Default内部
下拉电阻。
地为48 MHz的时钟输出。
2
**FSB/REF1
VDDref
I / O
3
4
5
6
7
VDDref
XIN
XOUT
VSSref
*FSC/PCIF0
VDDpci
VDDref
VDDref
I
I
O
PWR
I / O
8
*FSD/PCIF1
VDDpci
I / O
9
* MODE /
PCIF2
VDDpci
I / O
10,17
11,18
12,13,14,15,16
19
VDDpci
VSSpci
PCI [0： 4]
* （ PCI_STP ＃ ） VDDPCI
Ratio0/PCI5
I
I
O
O
20
* （ CPU_STP ＃ ） VDDPCI
Ratio1/PCI6
O
21
22
48兆赫
VDD48
O
I / O
** 24_48_SEL / VDD48
24_48兆赫
23
VSS48
I
1.0版， 2006年11月20日
第22页2
CY28326
引脚德网络nition
（续）
PIN号
24
25,29
26
名字
VDD48
AGP0/AGP2
* RatioSEL
/AGP1
VddAGP
VddAGP
PWR
TYPE
I
O
I / O
AGP时钟输出。
上电双向输入/输出。
上电时， RatioSel是
的输入。当电源电压超过输入
阈值电压， RatioSel状态被锁存，该引脚变为
AGP时钟输出。默认情况下上拉。
3.3V电源为AGP时钟输出。
地面AGP时钟输出。
系统复位控制输出。
串行时钟输入。
符合飞利浦的我
2
特定连接的阳离子。
串行时钟输入。
符合飞利浦的我
2
一个C规格
从接收/发送装置。它是在接收数据时的输入。
它是开漏输出确认或传输数据时。
VTT_PWRGD ： 3.3V LVTTL输入，以确定何时FS [ D： A] ，
MODE ， RatioSEL和24_48_SEL输入是有效的，并准备
进行采样。
PD ＃ ：调用省电模式。默认的内部上拉起来。
功率为25 MHz的时钟输出。 3.3V电源。
25 MHz的时钟输出。
地为25 MHz的时钟输出。
CPU时钟输出。
电源为CPU时钟输出。
地为CPU时钟输出。
目前的参考。
精密电阻连接到该引脚，
其连接到所述内部参考电流。
地面输出。
3.3V电源输出
描述
功率为48MHz的时钟输出。
27
28
30
31
32
VddAGP
VssAGP
SRESET ＃
SCLK
SDATA
I
I
O
I
I / O
33
* VTT_PWRG
D / PD ＃
I
34
35,36
37
40
43
46
47
48
VDDSRC
25MHz的[0：1 ]
VSSSRC
VDDcpu
VSScpu
IREF
VSSA
VDDA
VDDSRC
I
O
I
O
I
I
I
I
I
39,38,42,41,45,44 CPU [T / C ] [0 ： 2 ] VDDCPU
表1.频率表
FS （ D： A）
FS（ 3：0 ）
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
PLL齿轮
不变
（万）
25.00258122
37.50387182
75.00774365
37.50387182
75.00774365
75.00774365
75.00774365
75.00774365
18.75193591
25.00258122
37.50387182
37.50387182
18.75193591
25.00258122
37.50387182
37.50387182
CPU （兆赫）
110.0
146.6
220.0
183.3
233.3
266.6
333.3
300.0
100.9
133.9
200.9
166.9
100.0
133.3
200.0
166.6
AGP （兆赫）
73.3
73.3
73.3
73.3
66.7
66.7
66.7
66.7
67.3
67.0
67.0
66.8
66.7
66.7
66.7
66.7
PCI （兆赫）
36.6
36.6
36.6
36.6
33.3
33.3
33.3
33.3
33.6
33.5
33.5
33.4
33.3
33.3
33.3
33.3
SATA （兆赫）
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
25.0
VCO （兆赫）
660.00
586.68
440.00
733.33
466.67
533.33
666.67
600.00
807.2
803.4
803.6
667.6
800.00
800.00
800.00
666.67
1.0版， 2006年11月20日
第22页3
CY28326
表2.模式比设定
电条件
模式
0
0
1
1
表3比例的映射表
上电频值
中央处理器
100
133
200
166
AGP
66.6
66.6
66.6
66.6
FS1
0
0
1
1
FS [ 1：0]
FS0
0
1
0
1
比引脚映射
20 PIN
0
0
1
1
PIN码19
0
1
0
1
RatioSel
x
x
0
1
PIN码19
PCI_STP ＃
PCI_STP ＃
Ratio0
PCI5
引脚I / O设置
20 PIN
CPU_STP ＃
CPU_STP ＃
Ratio1
PCI6
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时，并且因此
使用此接口是可选的。该接口也可以是
断电操作过程中访问。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
表4.命令代码定义
位
7
0 =块读取或写入的块操作
1 =字节读取或字节写操作
从任何外部I块写入和块读操作
2
C
控制器。块的读/写操作时，字节必须是
从最低的顺序来最高字节访问（最
第一显著位）停止后的任何完整的能力
字节已被转移。对于字节写和字节读操作
系统蒸发散，系统控制器可以访问单个索引
字节。的索引的字节的偏移被编码在
命令码，如上述
表4 。
块写入和
块读协议中概述
表5
而
表6
轮廓
相应的字节写入和读出字节从议定书（草案）
接收地址为11010010 （ D2H ） 。
描述
（ 6 ： 5 ）设备选择位。设置= 00
（ 4 ： 0 ）字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是' 0000000 '
表5块读取和块写入协议
块写入协议
位
1
8:2
9
10
18:11
19
27:20
28
36:29
37
45:38
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
字节数 - 8位
（请跳过这一步，如果我
2
C_En位设置）
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节2 - 8位
描述
位
1
8:2
9
10
18:11
19
20
27:21
28
29
37:30
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
重复启动
从地址 - 7位
阅读= 1
感谢来自SLAVE
从奴隶字节数 - 8位
块读协议
描述
1.0版， 2006年11月20日
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