17-2
CY28317-2
FTG移动VIA PL133T和PLE133T芯片组
特点
单芯片系统的频率合成器，用于移动
威盛PL133T和PLE133T芯片组
可编程时钟输出频率小于
1 MHz的增量
集成的故障安全看门狗定时器系统
恢复
自动切换到HW-选择或软件编程
当看门狗定时器超时发生的时钟频率
看门狗后，系统复位生成功能
定时器超时后或输出频率的变化
通过SMBus接口
支持读取字节的SMBus /写和块读/写
操作简化系统BIOS发展
厂商ID和版本ID的支持
可编程驱动强度的SDRAM和PCI
输出时钟
可编程输出歪斜的CPU ， PCI和SDRAM
采用Cypress的传播最大化EMI抑制
频谱技术
提供48引脚SSOP和TSSOP封装
关键的特定连接的阳离子
CPU到CPU输出偏斜： .......................................... 175 PS
PCI到PCI输出偏斜： ............................................ 500 PS
框图
VDD_REF
REF0
X1
X2
XTAL
OSC
PLL的参考频率
引脚配置
[1]
GND_CPU
*FS2/REF1
REF0
VTT_PWRGD ＃
REF1/FS2*
MULT_SEL
IREF
VTT_PWRGD ＃
PCI_STOP ＃
CPU_STOP ＃
PD ＃
PLL 1
÷2,3,4
CPU0 ： 1 ， CPUT ， CPUC
VDD_PCI
PCI0_F/FS4*
PCI1/FS3*
PCI2 ： 6
SDATA
SCLK
SMBUS
逻辑
RESET
逻辑
PLL2
÷2
RST ＃
VDD_48MHz
48MHz/FS0*
VDD_REF
GND_REF
X1
X2
VDD_PCI
*FS4/PCI0_F
*FS3/PCI1
GND_PCI
PCI2
PCI3
PCI4
PCI5
PCI6
SDRAMIN
* CPU_STOP ＃
* PCI_STOP ＃
* PD ＃
* MULT_SEL
GND_48MHz
SDATA
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
CPU0
CPU1
VDD_CPU_2.5
VDD_CPU_3.3
CPUT
CPUC
GND_CPU
RST ＃
IREF
SDRAM6
GND_SDRAM
SDRAM0
SDRAM1
VDD_SDRAM
SDRAM2
SDRAM3
GND_SDRAM
SDRAM4
SDRAM5
VDD_SDRAM
VDD_48MHz
48MHz/FS0*
24_48MHz/FS1*
SCLK
CY28317-2
SDRAMIN
7
24_48MHz/FS1*
VDD_SDRAM
SDRAM0 ： 6
注意：
标有“*” 1.信号具有内部上拉电阻。
赛普拉斯半导体公司
文件编号： 38-07094牧师* B
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年12月26日
CY28317-2
引脚德网络nitions
引脚名称
CPU0 ， CPU1
CPUT ， CPUC
PCI2 ： 6
PCI1/FS3
PIN号
48, 47
44, 43
13, 14, 15,
16, 17
11
PIN TYPE
O
O
O
I / O
引脚说明
CPU时钟输出0到1 ：
CPU的时钟处理器和芯片组。
差分CPU时钟输出：
差分时钟的CPU处理器。
PCI时钟输出2到6：
3.3V 33 - MHz的PCI时钟输出。频率
4输入或通过串行数据接口：由FS0设置。
固定PCI时钟输出/频率选择3 ：
3.3V PCI时钟输出。作为一个
4个输入或通过串行数据接口：输出，其频率是由FS0设置。这
引脚也可作为电带选项来确定设备的运行频
昆西，如上述
表6 。
固定PCI时钟输出/频率选择4 ：
3.3V自由运行PCI时钟
输出。该引脚也可作为电带选项来确定设备
如上述操作频率
表6 。
RESET＃输出：
漏极开路系统复位输出。
PCI0_F/FS4
10
I / O
RST ＃
41
O
（开
漏）
I / O
48MHz/FS0
27
48 - MHz输出/频率选择0 ：
3.3V 48 - MHz的非扩频输出
放。该引脚也可作为电带选项来确定设备能操作
如上述阿婷频率
表6 。
24_48MHz输出/频率选择1 ：
3.3V 24或48 MHz的非扩散光谱
特鲁姆输出。该引脚也可作为电带选项来确定设备
如上述操作频率
表6 。
参考时钟输出1 /频率选择2 ：
3.3V 14.318 MHz的输出
时钟。该引脚也可作为电带选项来确定设备
如上述操作频率
表6 。
参考时钟输出0 ：
3.3V 14.318 MHz的输出时钟。
SDRAM缓冲输入引脚：
参考输入SDRAM缓存。
SDRAM输出：
这十三个专用输出提供信号的副本
在SDRAMIN输入提供。
时钟引脚SMBus的电路。
数据引脚SMBus的电路。
晶体连接或外部基准频率输入：
该引脚有
双重功能。它可以被用作一个外部14.318 MHz的晶体连接或
作为外部参考频率输入。
水晶连接：
输出连接外部14.318 MHz的晶振。
如果使用外部基准时，该引脚必须悬空。
掉电控制：
LVTTL兼容的输入，它使设备在加电
关断模式时，保持为低。
CPU输出控制：
3.3V的LVTTL兼容输入用于停止CPU0，CPU1 ，
CPUT和CPUC时保持低电平。
PCI输出控制：
3.3V LVTTL兼容的输入端，停止PCI1 ：举办6时
低。
目前的参考输入：
当前参考差分CPU输出。
CPUT和CPUC输出控制：
控制电流倍增器的差动
CPU输出。设置该引脚为低电平1.0V输出摆幅，并设置该引脚为高电平
0.7V输出摆幅。
VTT_PWRGD ＃ ：
3.3V的LVTTL兼容的输入，其控制FS0 ： 4是
锁存，使所有输出。 CY28316将采样FS0 ： 4个输入和
让所有的时钟输出后，所有的VDD变得有效， VTT_PWRGD ＃是
保持低电平。
24_48MHz/
FS1
REF1/FS2
26
I / O
2
I / O
REF0
SDRAMIN
SDRAM0 ： 6
SCLK
SDATA
X1
3
18
37, 36, 34,
33, 31, 30, 39
25
24
7
O
I
O
I
I / O
I
X2
PD ＃
CPU_STOP ＃
PCI_STOP ＃
IREF
MULT_SEL
8
21
19
20
40
22
O
I
I
I
I
I
VTT_PWRGD ＃
4
I
文件编号： 38-07094牧师* B
第21 2
CY28317-2
引脚德网络nitions
（续）
引脚名称
VDD_REF ，
VDD_PCI ，
VDD_SDRAM ，
VDD_48MHz
VDD_CPU_3.3
VDD_CPU_2.5
GND_REF ，
GND_PCI ，
GND_SDRAM ，
GND_48MHz,
GND_CPU
PIN号
5, 9, 28, 29,
35, 45
PIN TYPE
P
引脚说明
电源连接：
电源的核心逻辑， PLL电路， SDRAM输出，
PCI输出，基准输出， 48 - MHz的输出，并24_48 MHz的输出。 CON-
NECT至3.3V电源。
46
1, 6, 12, 23,
32, 38, 42
P
G
电源连接：
电源为CPU输出。连接到2.5V电源。
接地连接：
连接所有接地引脚到公共系统地
平面。
表1.摇摆选择功能
Mult0
0
1
董事会目标
跟踪/术语Z-
60
50
参考R， IREF =
VDD/(3*Rr)
Rr = 221 1%
IREF = 5.00毫安
Rr = 475 1%
IREF = 2.32毫安
输出电流
I
OH
= 4 * IREF
I
OH
= 6 * IREF
V
OH
@ Z
1.0V @ 50
0.7V @ 50
文件编号： 38-07094牧师* B
第21 3
CY28317-2
串行数据接口
该CY28317-2设有两针，串行数据接口
可用于配置用于控制内部寄存器的设置
特定设备的功能。
数据协议
时钟驱动器的串行协议支持字节/字写的，
字节/字读，写块和块读操作，从
表2.命令代码定义
位
7
6:0
控制器。块读/写操作时，必须字节
按顺序进行访问，从最低到最高字节
与停止后的任何完整的字节的能力，一直反
ferred 。对于字节/字写和字节读取操作时，系
统控制器可以访问单个索引字节。偏移
被索引的字节被编码在命令代码。
该命令代码的定义被定义为示于
表2中。
说明
0 =块读取或写入的块操作
1 =字节/字读或字节/字写操作
逐字节/字偏移读取或写入操作。为块读或写操作时，这些位
需要被设置为' 0000000 ' 。
表3块读取和块写入协议
块写入协议
位
1
2:8
9
10
11:18
19
20:27
28
29:36
37
38:45
46
...
...
...
...
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
数据字节0 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节N /从机应答...
数据字节N - 8位
感谢来自SLAVE
停止
描述
位
1
2:8
9
10
11:18
19
20
21:27
28
29
30:37
38
39:46
47
48:55
56
...
...
...
...
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
重复启动
从地址 - 7位
读
感谢来自SLAVE
从奴隶字节数 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节/应答
从机的数据字节N - 8位
无应答
停止
块读协议
描述
文件编号： 38-07094牧师* B
第21 4
CY28317-2
FTG移动VIA PL133T和PLE133T芯片组
1CY28317-2
特点
单芯片系统频率合成器的移动
威盛PL133T和PLE133T芯片组
可编程时钟输出频率低于
1 MHz的增量
集成的故障安全看门狗定时器系统
恢复
自动切换到HW-选择或软件编程
当看门狗定时器超时发生的时钟频率
看门狗后，系统复位生成功能
定时器超时后或输出频率的变化
通过SMBus接口
支持读取字节的SMBus /写和块读/写
操作简化系统BIOS发展
厂商ID和版本ID的支持
可编程驱动强度的SDRAM和PCI
输出时钟
可编程输出歪斜的CPU ， PCI和SDRAM
采用Cypress的传播最大化EMI抑制
频谱技术
提供48引脚SSOP和TSSOP封装
关键的特定连接的阳离子
CPU到CPU输出偏斜： ......................................... 175 PS
PCI到PCI输出偏斜： ............................................ 500 PS
框图
VDD_REF
REF0
X1
X2
XTAL
OSC
PLL的参考频率
引脚配置
[1]
GND_CPU
*FS2/REF1
REF0
VTT_PWRGD ＃
REF1/FS2*
MULT_SEL
IREF
VTT_PWRGD ＃
PCI_STOP ＃
CPU_STOP ＃
PD ＃
PLL 1
÷2,3,4
CPU0 ： 1 ， CPUT ， CPUC
VDD_PCI
PCI0_F/FS4*
PCI1/FS3*
PCI2 ： 6
SDATA
SCLK
SMBUS
逻辑
RESET
逻辑
PLL2
÷2
RST ＃
VDD_48MHz
48MHz/FS0*
VDD_REF
GND_REF
X1
X2
VDD_PCI
*FS4/PCI0_F
*FS3/PCI1
GND_PCI
PCI2
PCI3
PCI4
PCI5
PCI6
SDRAMIN
* CPU_STOP ＃
* PCI_STOP ＃
* PD ＃
* MULT_SEL
GND_48MHz
SDATA
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
CPU0
CPU1
VDD_CPU_2.5
VDD_CPU_3.3
CPUT
CPUC
GND_CPU
RST ＃
IREF
SDRAM6
GND_SDRAM
SDRAM0
SDRAM1
VDD_SDRAM
SDRAM2
SDRAM3
GND_SDRAM
SDRAM4
SDRAM5
VDD_SDRAM
VDD_48MHz
48MHz/FS0*
24_48MHz/FS1*
SCLK
CY28317-2
SDRAMIN
7
24_48MHz/FS1*
VDD_SDRAM
SDRAM0 ： 6
注意：
标有“*” 1.信号具有内部上拉电阻。
1.0版， 2006年11月25日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
第20页1
www.SpectraLinear.com
CY28317-2
引脚德网络nitions
引脚名称
CPU0 ， CPU1
CPUT ， CPUC
PCI2 ： 6
PCI1/FS3
PIN号
48, 47
44, 43
13, 14, 15,
16, 17
11
PIN TYPE
O
O
O
I / O
引脚说明
CPU时钟输出0到1 ：
CPU的时钟处理器和芯片组。
差分CPU时钟输出：
差分时钟的CPU处理器。
PCI时钟输出2到6：
3.3V 33 - MHz的PCI时钟输出。频率
4输入或通过串行数据接口：由FS0设置。
固定PCI时钟输出/频率选择3 ：
3.3V PCI时钟输出。作为一个
4个输入或通过串行数据接口：输出，其频率是由FS0设置。这
引脚也可作为电带选项来确定设备的操作
频率，如上述
表6 。
固定PCI时钟输出/频率选择4 ：
3.3V自由运行PCI时钟
输出。该引脚也可作为电带选项来确定设备
如上述操作频率
表6 。
RESET＃输出：
漏极开路系统复位输出。
PCI0_F/FS4
10
I / O
RST ＃
41
O
（开放式的DraⅠ
n)
I / O
48MHz/FS0
27
48 MHz输出/频率选择0 ：
3.3V 48 - MHz的非扩频
输出。该引脚也可作为电带选项来确定设备
如上述操作频率
表6 。
24_48MHz输出/频率选择1 ：
3.3V 24或48 MHz的非扩展
光谱输出。该引脚也用作电源接通背带选项确定
如上述设备的工作频率
表6 。
参考时钟输出1 /频率选择2 ：
3.3V 14.318 MHz的输出
时钟。该引脚也可作为电带选项来确定设备
如上述操作频率
表6 。
参考时钟输出0 ：
3.3V 14.318 MHz的输出时钟。
SDRAM缓冲输入引脚：
参考输入SDRAM缓存。
SDRAM输出：
这十三个专用输出提供信号的副本
在SDRAMIN输入提供。
时钟引脚SMBus的电路。
数据引脚SMBus的电路。
晶体连接或外部基准频率输入：
该引脚有
双重功能。它可以被用作一个外部14.318 MHz的晶体连接或
作为外部参考频率输入。
水晶连接：
输出连接外部14.318 MHz的晶振。
如果使用外部基准时，该引脚必须悬空。
掉电控制：
LVTTL兼容的输入，它使器件
掉电模式时保持低电平。
CPU输出控制：
3.3V的LVTTL兼容输入用于停止CPU0，CPU1 ，
CPUT和CPUC时保持低电平。
PCI输出控制：
3.3V LVTTL兼容的输入端，停止PCI1 ：举办6时
低。
目前的参考输入：
当前参考差分CPU输出。
CPUT和CPUC输出控制：
控制电流倍增器的差动
CPU输出。设置该引脚为低电平1.0V输出摆幅，并设置该引脚为高电平
0.7V输出摆幅。
VTT_PWRGD ＃ ：
3.3V的LVTTL兼容的输入，其控制FS0 ： 4是
锁存，使所有输出。 CY28316将采样FS0 ： 4个输入和
让所有的时钟输出后，所有的VDD变得有效， VTT_PWRGD ＃是
保持低电平。
24_48MHz/
FS1
REF1/FS2
26
I / O
2
I / O
REF0
SDRAMIN
SDRAM0 ： 6
SCLK
SDATA
X1
3
18
37, 36, 34,
33, 31, 30, 39
25
24
7
O
I
O
I
I / O
I
X2
PD ＃
CPU_STOP ＃
PCI_STOP ＃
IREF
MULT_SEL
8
21
19
20
40
22
O
I
I
I
I
I
VTT_PWRGD ＃
4
I
1.0版， 2006年11月25日
第20页2
CY28317-2
引脚德网络nitions
（续）
引脚名称
VDD_REF ，
VDD_PCI ，
VDD_SDRAM ，
VDD_48MHz
VDD_CPU_3.3
VDD_CPU_2.5
GND_REF ，
GND_PCI ，
GND_SDRAM ，
GND_48MHz,
GND_CPU
PIN号
5, 9, 28, 29,
35, 45
PIN TYPE
P
引脚说明
电源连接：
电源的核心逻辑， PLL电路， SDRAM输出，
PCI输出，基准输出， 48 - MHz的输出，并24_48 MHz的输出。
连接到3.3V电源。
46
1, 6, 12, 23,
32, 38, 42
P
G
电源连接：
电源为CPU输出。连接到2.5V电源。
接地连接：
连接所有接地引脚到公共系统地
平面。
表1.摇摆选择功能
Mult0
0
1
董事会目标
跟踪/术语Z-
60
50
参考R， IREF =
VDD/(3*Rr)
Rr = 221 1%
IREF = 5.00毫安
Rr = 475 1%
IREF = 2.32毫安
输出电流
I
OH
= 4 * IREF
I
OH
= 6 * IREF
V
OH
@ Z
1.0V @ 50
0.7V @ 50
1.0版， 2006年11月25日
第20页3
CY28317-2
串行数据接口
该CY28317-2设有两针，串行数据接口
可用于配置用于控制内部寄存器的设置
特定设备的功能。
数据协议
时钟驱动器的串行协议支持字节/字写的，
字节/字读，写块和块读操作，从
表2.命令代码定义
位
7
6:0
说明
0 =块读取或写入的块操作
1 =字节/字读或字节/字写操作
逐字节/字偏移读取或写入操作。为块读或写操作时，这些位
需要被设置为' 0000000 ' 。
控制器。块读/写操作时，必须字节
按顺序进行访问，从最低到最高字节
与停止后的任何完整的字节的能力，一直反
ferred 。对于字节/字写和字节读操作时，
系统控制器可以访问单个索引字节。该
被索引的字节的偏移被编码在指令代码。
该命令代码的定义被定义为示于
表2中。
表3块读取和块写入协议
块写入协议
位
1
2:8
9
10
11:18
19
20:27
28
29:36
37
38:45
46
...
...
...
...
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
数据字节0 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节N /从机应答...
数据字节N - 8位
感谢来自SLAVE
停止
描述
位
1
2:8
9
10
11:18
19
20
21:27
28
29
30:37
38
39:46
47
48:55
56
...
...
...
...
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
重复启动
从地址 - 7位
读
感谢来自SLAVE
从奴隶字节数 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节/应答
从机的数据字节N - 8位
无应答
停止
块读协议
描述
1.0版， 2006年11月25日
第20页4
QQ：2880707522 复制
