CY27EE16ZE
1 PLL在系统可编程时钟发生器
与个人16K EEPROM
特点
18千位的EEPROM
16千位独立划伤
2千位专用于定时功能
好处
更高的集成度，并减少元件数量
结合EEPROM和PLL 。独立的EEPROM ，可以使用
暂存记忆，或者存储多达八个时钟配置
集成的可编程P锁相环
高性能的PLL允许的输出频率中的控制
和Q计数器，输出分频器，和可选的
可定制的，以支持广泛的应用
模拟VCXO ，数字VCXO ，扩频的
降低EMI
在系统可编程通过I
2
系列
编程接口（SPI） 。无论是SRAM和
非易失性EEPROM存储器位编程
梅布尔与3.3V电源
低抖动，高精度输出
VCXO模拟调整
熟悉行业标准简化了编程工作，使
数据更新存储在EEPROM 16K暂存器和2K EEPROM
时钟控制块，同时CY27EE16ZE安装在系统
会见在复杂系统设计的关键时序要求
写保护（ WP引脚）可以通过编程来作为模拟
控制电压为一VCXO.The VCXO的功能仍然是可用与
一个DCXO ，或数字控制（通过SPI ），晶体振荡器，如果
引脚充当WP
符合业界标准电压平台
行业标准包装节省了电路板空间
输入频率范围
输出频率范围
3.3V操作（可选2.5V输出）
20引脚裸露焊盘， EP- TSSOP
产品型号
CY27EE16ZE
输出
6
1 - 167兆赫（驱动时钟输入） { }商业80千赫 - 200兆赫（ 3.3V ） { }商用
1 -150兆赫（驱动时钟输入） { }工业
80千赫-167兆赫（ 3.3V ） { }工业
8 - 30兆赫（水晶参考） {通信。或工业} 80千赫-167兆赫（ 2.5V ） { }商用
80千赫 - 150兆赫（ 2.5V ） { }工业
逻辑框图
XIN
XOUT
OSC
Q
Φ
VCO
P
产量
分频器
产量
交叉点
开关
ARRAY
CLOCK1
CLOCK2
CLOCK3
CLOCK4
PLL
CLOCK5
VCX / WP
PDM / OE
时钟
CON组fi guration
CLOCK6
8x2k EEPROM
存储阵列
销刀豆网络gurations
CY27EE16ZE
[I
2
C- SPI ： ]
SCL
SDAT
20引脚EP- TSSOP
新1
VDD 2
VDD
VSS
VDDL
VSSL
AVDD AVSS
20 XOUT
19 VDD
18 CLOCK5
17 VCXO / WP
16 VSS
15 CLOCK4
14 VDDL
13 SCL
12 CLOCK3
11 VDDL
CLOCK6 3
AVDD 4
5 SDAT
AVSS 6
VSSL 7
时钟1 8
时钟2 9
OE / PDM 10
赛普拉斯半导体公司
文件编号： 38-07440牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年6月30日
CY27EE16ZE
表1.引脚说明
名字
引脚数
XIN
VDD
CLOCK6
AVDD
SDAT
AVSS
VSSL
CLOCK1
CLOCK2
OE / PDM
VDDL
CLOCK3
SCL
CLOCK4
VSS
VCXO / WP
CLOCK5
XOUT
[1]
1
2, 19
3
4
5
6
7
8
9
10
11,14
12
13
15
16
17
18
20
描述
参考晶振输入
3.3V电源电压
时钟输出6
3.3V模拟电源电压
串行编程数据输入
模拟地
输出地
时钟输出1
时钟输出2
输出使能或关断模式下启用
输出电压电源
时钟输出3
串行编程时钟信号输入
时钟输出4
地
模拟控制输入VCXO或写保护（用户可配置）
时钟输出5
参考晶体输出
时钟配置存储在一个专用的2千比特块
非易失性EEPROM和SRAM挥发的2千比特块。该
SPI用于写入新的配置数据的片
这是在时钟内定义可编程寄存器
配置存储器块。另外，自定义配置，
这包括自定义VCXO ，扩频电磁干扰
减少，分数N和频率选择引脚（ FS ）是
可编程;请与工厂联系获取详细信息。
写保护（ WP ） - 高电平有效
该CY27EE16ZE的默认时钟配置具有引脚
17配置为WP 。当一个逻辑高电平输入是
声称该引脚上，写保护功能（ WP ）将抑制
写EEPROM 。这可以防止EEPROM位
被改变，同时允许完全的读访问EEPROM 。
写入SRAM被允许与WP启用。当该引脚为
在逻辑低电平举行， WP被禁用，并且数据可以
写入EEPROM。
模拟调整的压控晶体振荡器
（ VCXO ）
销17可以被编程，与SPI ，以函数作为
模拟控制的VCXO 。然后， 17引脚提供± 150 ppm的
调整的晶体振荡器频率（为了使用
该VCXO ，晶体必须有一个最低± 150 ppm的拉
范围并满足可牵引晶体规格所示
表15
第12页） 。晶体振荡器的频率被拉动
由至少150ppm的低级当0V施加到VCXO ，拉
通过时，至少150ppm的V更高
DD
加到VCXO 。该
振荡器的频率将有一个关于线性关系
电压电平施加到针17 ， VCXO ，范围从0V内
到V
DD
。见"Device Addressing" ， 10页了解更多
信息。
功能说明
该CY27EE16ZE集成了一个16千比特的EEPROM暂存器
和时钟发生器，采用赛普拉斯的可编程
时钟的核心。一个行业标准I
2
C串行编程
接口（ SPI ），用于编程的暂存器和时钟
核心内容。
16千位EEPROM
16千位EEPROM暂存器分为八块
×256字× 8位。每个8 2千比特的EEPROM的
暂存器块，有2千位时钟配置EEPROM
块，和一个2千比特挥发性时钟配置的SRAM块
拥有自己的7位器件地址。该设备地址是
结合一个读/写位为LSB ，并且之后发送
每一个起始位。
时钟功能
所述可编程时钟芯被配置为以下
产品特点：
晶振：
可编程驱动器和负载，支持
高达166 MHz的外部引用。见"Reference
频率（ REF ） " ，第5页
VCXO ：
模拟或数字控制
输入和I / O ：
可编程输入多路复用器驱动器写入
保护（WP ） ，模拟VCXO控制，输出使能（ OE ）
和掉电模式（ PDM ）功能
PLL ：
可编程P，Q偏移，以及环路滤波器的参数。
输出：
六个输出和两个可编程的线性分频器。
CLOCK1通过CLOCK4输出摆幅由VDDL设置
（ 2.5V或3.3V ） 。 CLOCK5和CLOCK6的输出摆幅
由VDD （ 3.3V ）设置。
注意：
1.Float XOUT XIN如果是外部驱动。
文件编号： 38-07440牧师* B
第17页2
CY27EE16ZE
输出使能（ OE ） - 高电平有效
默认时钟配置有10脚编程为
输出使能（ OE ） 。该引脚使分频器的时钟银行
输出高电平时，并禁止银行分频器的时钟输出
当低。
掉电模式（ PDM ） - 低电平有效
掉电模式（ PDM ）功能可以正常使用引脚
10 CY27EE16ZE的配置为PDM 。当PDM
信号拉低，所有的时钟组件都关闭，
该器件进入低功耗状态。要配置的引脚10
CY27EE16ZE如PDM ，看到"Power下模式（ PDM ）和
输出使能（ OE ）寄存器的引脚10" ，第7页。
串行编程接口（ SPI ）
该SPI使用业界标准的信令包括标准的和
快速模式下编程的8× 2千位EPPROM块
暂存器，2千位EEPROM ，致力于时钟组态
比，和2千比特的SRAM块。见段开始
与"Using串行编程接口（ SPI ） " ，第3页
了解更多信息。
这种默认的时钟配置通常定制，以满足
特定应用的需要。它提供了一个时钟信号
当电源接通时，以促进系统内编程。 Alterna-
疑心，所述CY27EE16ZE可以用不同的编程
时钟配置之前CY27EE16ZE的位置
系统。虽然你可以开发自己的子程序
任何编程的所描述的各个寄存器的部分或全部
下面几页，它可能是更容易使用CyClocksRT 来
生产所需的寄存器设置文件。
使用串行编程接口（ SPI ）
该CY27EE16ZE提供工业标准的串行
编程接口，用于易失性和非易失性，在系统
独特的频率和选项编程。串行
编程和重编程可以快速设计
变化和产品改进，消除了库存
旧的设计部分，并简化了制造。
该CY27EE16ZE是一组10从设备与
地址所示
图1 。
串行编程
的CY27EE16ZE时钟配置接口地址
2 ，千位EEPROM块是69H 。串行编程
的CY27EE16ZE时钟配置接口地址
2千比特SRAM块是68H 。如果有任何一个冲突
在你的系统中的其他设备，所有的设备地址，也可以
使用CyberClocks改变。在时钟组态寄存器
配给2千位的SRAM存储器块被写入，当用户
要更新上的即时变化的时钟配置
.
在时钟配置EEPROM模块寄存器
写的，如果用户希望更新时钟配置，以便
它被保存和后上电或复位再次使用。
在CY27EE16ZE所有可编程寄存器
寻址8位寄存器，包含8个数据位。
表2
列出了特定的寄存器定义和他们的允许值。
见"Serial程序编程接口Timing" ，第12页，
进行了详细的描述。
默认的启动条件CY27EE16ZE
8× 256位的默认值（编程）状态
EEPROM模块（暂存器）中的装置，从运
工厂，都是空白和未编程。在这种条件下，所有
位被设置为0 。
默认时钟配置是：
晶体振荡器电路被激活。
CLOCK1 REF输出频率。
有三态所有其它输出。
WP引脚17的控制。
OE引脚10的控制。
1st
EE块
256 ×8位
地址：
1000000
时钟配置。
EE块
256 ×8位
地址：
1101000
2nd
EE块
256 ×8位
地址：
1000001
时钟配置。
SRAM
256 ×8位
地址：
1101001
3rd
EE块
256 ×8位
地址：
1000010
4th
EE块
256 ×8位
地址：
1000011
5th
EE块
256 ×8位
地址：
1000100
6th
EE块
256 ×8位
地址：
1000101
7th
EE块
256 ×8位
地址：
1000110
8th
EE块
256 ×8位
地址：
1000111
对于EEPROM便签和时钟配置块图1.寄存器地址
文件编号： 38-07440牧师* B
第17页3
CY27EE16ZE
表2.汇总表 - CY27EE16ZE可编程寄存器
注册说明
09H
OCH
10H
11H
12H
CLKOE控制
DIV1SRC MUX和
DIV1N分
输入引脚控制
注册
写保护
注册
输入晶体振荡器
传动控制
输入负载电容
控制
ADC寄存器
电荷泵和PB
计数器
PO计数器，Q
计数器
交叉点开关
矩阵控制
FTAAd-
FTAAd- XCapSrc
drSrc(1)
drSrc （ 0 ）默认值= 1
默认值= 0默认值= 0
CAP-
Load(7)
ADCEn-
ABLE
1
PB(7)
PO
CAP-
Load(6)
AD-
CBypCnt
1
PB(6)
Q(6)
CAP-
Load(5)
ADC-
Cnt[2]
0
PB(5)
Q(5)
D7
0
D6
CLOCK6
D5
CLOCK5
D4
0
D3
CLOCK4
D2
CLOCK3
D1
CLOCK2
D0
CLOCK1
DIV1SRC DIV1N （6） DIV1N （5） DIV1N （4） DIV1N （3） DIV1N （2） DIV1N （1） DIV1N （0）
OESrc
OE0PadS OE0PadS OE1PadS OE1PadS PDMEna- PDMPad- PDMPad-
el[1]
el[0]
el[1]
el[0]
BLE
Sel[1]
Sel[0]
MemWP
XDRV(1)
WPSrc
XDRV(0)
WPPad-
Sel[2]
0
WPPad-
Sel[1]
0
WPPad-
Sel[0]
0
13H
14H
40H
41H
42H
44H
CAP-
Load(4)
ADC-
Cnt[1]
Pump(2)
PB(4)
Q(4)
CAP-
Load(3)
ADC-
Cnt[0]
Pump(1)
PB(3)
Q(3)
CAP-
Load(2)
CAP-
Load(1)
CAP-
Load(0)
0
PB(8)
PB(0)
Q(0)
ADCFilt [1] ADCFilt [0]
Pump(0)
PB(2)
Q(2)
PB(9)
PB(1)
Q(1)
CLKSRC2 CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1
为
为
为
为
为
为
为
为
时钟1时钟1时钟1时钟2时钟2时钟2 CLOCK3 CLOCK3
CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0
为
为
为
为
CLOCK3 CLOCK4 CLOCK4 CLOCK4
1
1
1
CLKSRC2
为
CLOCK5
1
45H
46H
CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0
为
为
为
为
为
CLOCK5 CLOCK5 CLOCK6 CLOCK6 CLOCK6
DIV2SRC MUX和
DIV2N分
1
1
47H
DIV2SRC DIV2N （6） DIV2N （5） DIV2N （4） DIV2N （3） DIV2N （2） DIV2N （1） DIV2N （0）
CLK = （ （ REF * P） / Q） /后分频器
CLK = REF /后分频器
CLK = REF
基本锁相环的方框图中示出
图2中。
每个
在CY27EE16ZE 6个时钟输出，共有七
提供给它的输出选项。有六分后选择
可用： / 2 （其中两个） ， / 3 / 4 / DIV1N和/ DIV2N 。 DIV1N
和DIV2N独立地计算并应用到
单独的输出组。后分频选项即可
施加到所计算的VCO频率（ （REF ×P） / Q）或向
参考频率直接。
除了6的后置分频器的输出选项，第七
选择绕过PLL并将基准频率
直接到交叉点开关矩阵。
CY27EE16ZE频率计算和
注册德网络nitions
该CY27EE16ZE是一个非常灵活的时钟发生器
用，可用于确定最终的四个基本变量
输出频率。它们是输入参考频率
（REF ） ，所述内部计算的P和Q的除法器，并且交
除法器，其可以是固定的或计算的值。有
三种基本的公式，用于确定最终的输出频率
一个CY27EE16ZE为基础的设计。这三个中的任何一个
式中，可以使用：
文件编号： 38-07440牧师* B
第17页4
CY27EE16ZE
DIV1N [ OCH ]
DIV1SRC [ OCH ]
1
CLKSRC
交叉点
开关矩阵
/DIV1N
[44H]
[44H]
Q
总
CLOCK1
CLOCK2
CLOCK3
CLOCK4
DIV1CLK
REF
(
Q+2)
[42H]
PFD
VCO
P
总
0
/2
[44H,45H]
(2(PB+4)+PO)
[40H], [41H], [42H]
1
/
3
分频器银行1
分频器银行2
[45H]
/
4
/
2
/DIV2N
DIV2CLK
0
[45H,46h]
[46H]
CLOCK5
CLOCK6
DIV2SRC [ 47H ]
DIV2N [ 47H ]
CLKOE [ 09H ]
的CY27EE16ZE PLL图2.基本框图
参考频率（ REF ）
参考频率可以是晶体或从动
频率。为晶体，该频率范围必须介于
8兆赫和30兆赫。用于从动频率，频率
范围必须在1 MHz和167 MHz之间的（商业
温度过高）或150兆赫（工业温度） 。
使用晶体作为参考输入
该CY27EE16ZE的输入晶体振荡器是一个重要的
由于柔韧性特征，它允许在选择的用户
一个晶体作为参考频率源。输入振荡器
具有可编程增益，从而实现了最大的兼容性
与参考晶振，不管制造商，工艺，
性能和质量。
可编程晶体振荡器的输入增益设置
输入晶体振荡器增益（ XDRV ）是由两个控制
在寄存器12H的位，并根据设定
表3中。
该
参数控制增益晶振频率，
内部晶体寄生电阻（ESR ，可从
制造商） ，和晶在CapLoad设置
启动。
3位和第4寄存器12H的控制输入晶体振荡器
增益设置。第4位是设置的最高位，而位3是
LSB 。该设置是根据编程
表3中。
在寄存器中的所有其他位保留，应
编程低。看
表4
对位的位置和价值。
表3.可编程晶体振荡器的输入增益设置
计算CapLoad价值
水晶ESR
晶振输入
频率
8 - 15 MHz的
15 - 20 MHz的
20 - 25 MHz的
25 - 30 MHz的
00
01
01
10
00H – 20H
30
60
01
10
10
10
01
01
10
10
20H – 30H
30
60
10
10
10
11
01
10
10
11
30H – 40H
30
60
10
10
11
不适用
表4.寄存器映射为输入晶体振荡器增益设置
地址
12H
D7
FTAAddrSrc(1)
default=0
D6
FTAAddrSrc(0)
default=0
D5
XCapSrc
default=1
D4
D3
D2
0
D1
0
D0
0
XDRV （1） XDRV （0）
文件编号： 38-07440牧师* B
第17页5
CY27EE16ZE
1 PLL在系统可编程时钟发生器
与个人16K EEPROM
特点
18千位的EEPROM
16千位独立划伤
2千位专用于定时功能
集成的可编程P锁相环
和Q计数器，输出分频器，以及可选的模拟
VCXO数字VCXO扩频降低EMI
在系统可编程通过I
2
系列
编程接口（SPI） 。无论是SRAM和
非易失性EEPROM存储器位是可编程
与3.3V电源
低抖动，高精度输出
VCXO模拟调整
3.3V操作（可选2.5V输出）
20引脚裸露焊盘， EP- TSSOP
好处
更高的集成度，并减少元件数量
结合EEPROM和PLL 。独立的EEPROM可
用于临时存储器，或存储多达八个时钟config-
urations 。
高性能PLL使输出频率控制
这是定制，以支持广泛的应用。
熟悉行业标准简化了编程工作，并
支持数据更新存储在EEPROM 16K暂存器
和2K EEPROM时钟控制模块，而CY27EE16ZE是
安装在系统中。
会见在复杂系统设计的关键时序要求。
写保护（ WP引脚）可以通过编程来充当
模拟控制电压的VCXO.The VCXO功能尚
可以用DCXO ，或数字控制（通过SPI ）
晶体振荡器如果引脚充当WP 。
符合业界标准电压平台。
行业标准包装节省了电路板空间。
产品型号
CY27EE16ZE
输出
6
输入频率范围
输出频率范围
1 - 167兆赫（驱动时钟输入） { }商业80千赫 - 200兆赫（ 3.3V ） { }商用
80千赫-167兆赫（ 3.3V ） { }工业
1 -150兆赫（驱动时钟输入） { }工业
8 - 30兆赫（水晶参考） {通信。或工业} 80千赫-167兆赫（ 2.5V ） { }商用
80千赫 - 150兆赫（ 2.5V ） { }工业
逻辑框图
XIN
XOUT
OSC
Q
Φ
VCO
P
产量
分频器
产量
交叉点
开关
ARRAY
CLOCK1
CLOCK2
CLOCK3
CLOCK4
PLL
CLOCK5
VCX / WP
PDM / OE
时钟
CON组fi guration
CLOCK6
8x2k EEPROM
存储阵列
销刀豆网络gurations
CY27EE16ZE
[I
2
C- SPI ： ]
SCL
SDAT
20引脚EP- TSSOP
新1
VDD 2
VDD
VSS
VDDL
VSSL
AVDD AVSS
20 XOUT
19 VDD
18 CLOCK5
17 VCXO / WP
16 VSS
15 CLOCK4
14 VDDL
13 SCL
12 CLOCK3
11 VDDL
CLOCK6 3
AVDD 4
5 SDAT
AVSS 6
VSSL 7
时钟1 8
时钟2 9
OE / PDM 10
赛普拉斯半导体公司
文件编号： 38-07440牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年12月21日
CY27EE16ZE
引脚说明
名字
XIN
VDD
CLOCK6
AVDD
SDAT
AVSS
VSSL
CLOCK1
CLOCK2
OE / PDM
VDDL
CLOCK3
SCL
CLOCK4
VSS
VCXO / WP
CLOCK5
XOUT
[1]
引脚数
1
2, 19
3
4
5
6
7
8
9
10
11,14
12
13
15
16
17
18
20
描述
参考晶振输入
3.3V电源电压
时钟输出6
3.3V模拟电源电压
串行编程数据输入
模拟地
输出地
时钟输出1
时钟输出2
输出使能或关断模式下启用
输出电压电源
时钟输出3
串行编程时钟信号输入
时钟输出4
地
模拟控制输入VCXO或写保护（用户可配置）
时钟输出5
参考晶体输出
时钟配置存储在一个专用的2千比特块
非易失性EEPROM和SRAM挥发的2千比特块。该
SPI用于写入新的配置数据的片
这是在时钟内定义可编程寄存器
配置存储器块。另外，自定义配置，
这包括自定义VCXO ，扩频电磁干扰
减少，分数N和频率选择引脚（ FS ）是
可编程;请与工厂联系获取详细信息。
写保护（ WP ） - 高电平有效
该CY27EE16ZE的默认时钟配置具有引脚
17配置为WP 。当一个逻辑高电平输入是
声称该引脚上，写保护功能（ WP ）将抑制
写EEPROM 。这可以防止EEPROM位
被改变，同时允许完全的读访问EEPROM 。
写入SRAM被允许与WP启用。当该引脚为
在逻辑低电平举行， WP被禁用，并且数据可以
写入EEPROM。
模拟调整的压控晶体振荡器
（ VCXO ）
销17可以被编程，与SPI ，以函数作为
模拟控制的VCXO 。然后， 17引脚提供± 150 ppm的
调整的晶体振荡器频率（为了使用
该VCXO ，晶体必须有一个最低± 150 ppm的拉
范围并满足可牵引晶体规格所示
表14
第12页） 。晶体振荡器的频率被拉动
由至少150ppm的低级当0V施加到VCXO ，拉
通过时，至少150ppm的V更高
DD
加到VCXO 。该
振荡器的频率将有一个关于线性关系
电压电平施加到针17 ， VCXO ，范围从0V内
到V
DD
。见"Device Addressing" ， 10页了解更多
信息。
功能说明
该CY27EE16ZE集成了一个16千比特的EEPROM暂存器
和时钟发生器，采用赛普拉斯的可编程
时钟的核心。一个行业标准I
2
C串行编程
接口（ SPI ），用于编程的暂存器和时钟
核心内容。
16千位EEPROM
16千位EEPROM暂存器分为八块
×256字× 8位。每个8 2千比特的EEPROM的
暂存器块，有2千位时钟配置EEPROM
块，和一个2千比特挥发性时钟配置的SRAM块
拥有自己的7位器件地址。该设备地址是
结合一个读/写位为LSB ，并且之后发送
每一个起始位。
时钟功能
所述可编程时钟芯被配置为以下
产品特点：
晶振：
可编程驱动器和负载，支持
高达166 MHz的外部引用。见"Reference
频率（ REF ） " ，第5页
VCXO ：
模拟或数字控制
输入和I / O ：
可编程输入多路复用器驱动器写入
保护（WP ） ，模拟VCXO控制，输出使能（ OE ）
和掉电模式（ PDM ）功能
PLL ：
可编程P，Q偏移，以及环路滤波器的参数。
输出：
六个输出和两个可编程的线性分频器。
CLOCK1通过CLOCK4输出摆幅由VDDL设置
（ 2.5V或3.3V ） 。 CLOCK5和CLOCK6的输出摆幅
由VDD （ 3.3V ）设置。
注意：
1.浮动XOUT XIN如果是外部驱动。
文件编号： 38-07440牧师* C
第17页2
CY27EE16ZE
输出使能（ OE ） - 高电平有效
默认时钟配置有10脚编程为
输出使能（ OE ） 。该引脚使分频器的时钟银行
输出高电平时，并禁止银行分频器的时钟输出
当低。
掉电模式（ PDM ） - 低电平有效
掉电模式（ PDM ）功能可以正常使用引脚
10 CY27EE16ZE的配置为PDM 。当PDM
信号拉低，所有的时钟组件都关闭，
该器件进入低功耗状态。要配置的引脚10
CY27EE16ZE如PDM ，看到"Power下模式（ PDM ）和
输出使能（ OE ）寄存器的引脚10" ，第7页。
串行编程接口（ SPI ）
该SPI使用业界标准的信令包括标准的和
快速模式下编程的8× 2千位EPPROM块
暂存器，2千位EEPROM ，致力于时钟组态
比，和2千比特的SRAM块。见段开始
与"Using串行编程接口（ SPI ） " ，第3页
了解更多信息。
这种默认的时钟配置通常定制，以满足
特定应用的需要。它提供了一个时钟信号
当电源接通时，以促进系统内编程。 Alterna-
疑心，所述CY27EE16ZE可以用不同的编程
时钟配置之前CY27EE16ZE的位置
系统。虽然你可以开发自己的子程序
任何编程的所描述的各个寄存器的部分或全部
下面几页，它可能是更容易使用CyClocksRT 来
生产所需的寄存器设置文件。
使用串行编程接口（ SPI ）
该CY27EE16ZE提供工业标准的串行
编程接口，用于易失性和非易失性，在系统
独特的频率和选项编程。串行
编程和重编程可以快速设计
变化和产品改进，消除了库存
旧的设计部分，并简化了制造。
该CY27EE16ZE是一组10从设备与
地址所示
图1 。
串行编程
的CY27EE16ZE时钟配置接口地址
2 ，千位EEPROM块是69H 。串行编程
的CY27EE16ZE时钟配置接口地址
2千比特SRAM块是68H 。如果有任何一个冲突
在你的系统中的其他设备，所有的设备地址，也可以
使用CyberClocks改变。在时钟组态寄存器
配给2千位的SRAM存储器块被写入，当用户
要更新上的即时变化的时钟配置
.
在时钟配置EEPROM模块寄存器
写的，如果用户希望更新时钟配置，以便
它被保存和后上电或复位再次使用。
在CY27EE16ZE所有可编程寄存器
寻址8位寄存器，包含8个数据位。
表1
列出了特定的寄存器定义和他们的允许值。
见"Serial程序编程接口Timing" ，第12页，
进行了详细的描述。
默认的启动条件CY27EE16ZE
8× 256位的默认值（编程）状态
EEPROM模块（暂存器）中的装置，从运
工厂，都是空白和未编程。在这种条件下，所有
位被设置为0 。
默认时钟配置是：
晶体振荡器电路被激活。
CLOCK1 REF输出频率。
有三态所有其它输出。
WP引脚17的控制。
OE引脚10的控制。
1st
EE块
256 ×8位
地址：
1000000
时钟配置。
EE块
256 ×8位
地址：
1101000
2nd
EE块
256 ×8位
地址：
1000001
时钟配置。
SRAM
256 ×8位
地址：
1101001
3rd
EE块
256 ×8位
地址：
1000010
4th
EE块
256 ×8位
地址：
1000011
5th
EE块
256 ×8位
地址：
1000100
6th
EE块
256 ×8位
地址：
1000101
7th
EE块
256 ×8位
地址：
1000110
8th
EE块
256 ×8位
地址：
1000111
对于EEPROM便签和时钟配置块图1.寄存器地址
文件编号： 38-07440牧师* C
第17页3
CY27EE16ZE
表1汇总表 - CY27EE16ZE可编程寄存器
注册
09H
OCH
10H
11H
12H
描述
CLKOE控制
DIV1SRC MUX和
DIV1N分
输入引脚控制
注册
写保护
注册
输入晶体振荡器
传动控制
输入负载电容
控制
ADC寄存器
电荷泵和PB
计数器
PO计数器，Q
计数器
交叉点开关
矩阵控制
FTAAd-
FTAAd- XCapSrc
drSrc(1)
drSrc （ 0 ）默认值= 1
默认值= 0默认值= 0
CAP-
Load(7)
ADCEn-
ABLE
1
PB(7)
PO
CAP-
Load(6)
AD-
CBypCnt
1
PB(6)
Q(6)
CAP-
Load(5)
ADC-
Cnt[2]
0
PB(5)
Q(5)
D7
0
D6
CLOCK6
D5
CLOCK5
D4
0
D3
CLOCK4
D2
CLOCK3
D1
CLOCK2
D0
CLOCK1
DIV1SRC DIV1N （6） DIV1N （5） DIV1N （4） DIV1N （3） DIV1N （2） DIV1N （1） DIV1N （0）
OESrc
OE0PadS OE0PadS OE1PadS OE1PadS PDMEna- PDMPad- PDMPad-
el[1]
el[0]
el[1]
el[0]
BLE
Sel[1]
Sel[0]
MemWP
XDRV(1)
WPSrc
XDRV(0)
WPPad-
Sel[2]
0
WPPad-
Sel[1]
0
WPPad-
Sel[0]
0
13H
14H
40H
41H
42H
44H
CAP-
Load(4)
ADC-
Cnt[1]
Pump(2)
PB(4)
Q(4)
CAP-
Load(3)
ADC-
Cnt[0]
Pump(1)
PB(3)
Q(3)
CAP-
Load(2)
CAP-
Load(1)
CAP-
Load(0)
0
PB(8)
PB(0)
Q(0)
ADCFilt [1] ADCFilt [0]
Pump(0)
PB(2)
Q(2)
PB(9)
PB(1)
Q(1)
CLKSRC2 CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1
为
为
为
为
为
为
为
为
时钟1时钟1时钟1时钟2时钟2时钟2 CLOCK3 CLOCK3
CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0
为
为
为
为
CLOCK3 CLOCK4 CLOCK4 CLOCK4
1
1
1
CLKSRC2
为
CLOCK5
1
45H
46H
CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0
为
为
为
为
为
CLOCK5 CLOCK5 CLOCK6 CLOCK6 CLOCK6
DIV2SRC MUX和
DIV2N分
1
1
47H
DIV2SRC DIV2N （6） DIV2N （5） DIV2N （4） DIV2N （3） DIV2N （2） DIV2N （1） DIV2N （0）
CLK = （ （ REF * P） / Q） /后分频器
CLK = REF /后分频器
CLK = REF
基本锁相环的方框图中示出
图2中。
每个
在CY27EE16ZE 6个时钟输出，共有七
提供给它的输出选项。有六分后选择
可用： / 2 （其中两个） ， / 3 / 4 / DIV1N和/ DIV2N 。 DIV1N
和DIV2N独立地计算并应用到
单独的输出组。后分频选项即可
施加到所计算的VCO频率（ （REF ×P） / Q）或向
参考频率直接。
除了6的后置分频器的输出选项，第七
选择绕过PLL并将基准频率
直接到交叉点开关矩阵。
CY27EE16ZE频率计算和
注册德网络nitions
该CY27EE16ZE是一个非常灵活的时钟发生器
用，可用于确定最终的四个基本变量
输出频率。它们是输入参考频率
（REF ） ，所述内部计算的P和Q的除法器，并且交
除法器，其可以是固定的或计算的值。有
三种基本的公式，用于确定最终的输出频率
一个CY27EE16ZE为基础的设计。这三个中的任何一个
式中，可以使用：
文件编号： 38-07440牧师* C
第17页4
CY27EE16ZE
DIV1N [ OCH ]
DIV1SRC [ OCH ]
1
CLKSRC
交叉点
开关矩阵
/DIV1N
[44H]
[44H]
[44H,45H]
Q
总
CLOCK1
CLOCK2
CLOCK3
CLOCK4
DIV1CLK
REF
(
Q+2)
[42H]
PFD
VCO
P
总
0
/2
(2(PB+4)+PO)
[40H], [41H], [42H]
1
/
3
分频器银行1
分频器银行2
[45H]
/
4
/
2
/DIV2N
DIV2CLK
0
[45H,46h]
[46H]
CLOCK5
CLOCK6
DIV2SRC [ 47H ]
DIV2N [ 47H ]
CLKOE [ 09H ]
的CY27EE16ZE PLL图2.基本框图
参考频率（ REF ）
参考频率可以是晶体或从动
频率。为晶体，该频率范围必须介于
8兆赫和30兆赫。用于从动频率，频率
范围必须在1 MHz和167 MHz之间的（商业
温度过高）或150兆赫（工业温度） 。
使用晶体作为参考输入
该CY27EE16ZE的输入晶体振荡器是一个重要的
由于柔韧性特征，它允许在选择的用户
一个晶体作为参考频率源。输入振荡器
具有可编程增益，从而实现了最大的兼容性
与参考晶振，不管制造商，工艺，
性能和质量。
表2.可编程晶体振荡器的输入增益设置
计算CapLoad价值
水晶ESR
晶振输入
频率
8-15兆赫
15-20兆赫
20-25兆赫
25-30兆赫
00
01
01
10
00H – 20H
30
可编程晶体振荡器的输入增益设置
输入晶体振荡器增益（ XDRV ）是由两个控制
在寄存器12H的位，并根据设定
表2中。
该
参数控制增益晶振频率，
内部晶体寄生电阻（ESR ，可从
制造商） ，和晶在CapLoad设置
启动。
3位和第4寄存器12H的控制输入晶体振荡器
增益设置。第4位是设置的最高位，而位3是
LSB 。该设置是根据编程
表2中。
在寄存器中的所有其他位保留，应
编程低。看
表3
对位的位置和价值。
20H – 30H
30
01
01
10
10
60
10
10
10
11
01
10
10
10
01
10
10
11
30H – 40H
30
60
10
10
11
不适用
60
表3.寄存器映射为输入晶体振荡器增益设置
地址
12H
D7
FTAAddrSrc(1)
默认值= 0
D6
FTAAddrSrc(0)
默认值= 0
D5
XCapSrc
默认值= 1
D4
D3
D2
0
D1
0
D0
0
XDRV （1） XDRV （0）
文件编号： 38-07440牧师* C
第17页5
CY27EE16ZE
1 PLL在系统可编程时钟发生器
与个人16K EEPROM
特点
18千位的EEPROM
16千位独立划伤
2千位专用于定时功能
好处
更高的集成度，并减少元件数量
结合EEPROM和PLL 。独立的EEPROM ，可以使用
暂存记忆，或者存储多达八个时钟配置
集成的可编程P锁相环
高性能的PLL允许的输出频率中的控制
和Q计数器，输出分频器，和可选的
可定制的，以支持广泛的应用
模拟VCXO ，数字VCXO ，扩频的
降低EMI
在系统可编程通过I
2
系列
编程接口（SPI） 。无论是SRAM和
非易失性EEPROM存储器位编程
梅布尔与3.3V电源
低抖动，高精度输出
VCXO模拟调整
熟悉行业标准简化了编程工作，使
数据更新存储在EEPROM 16K暂存器和2K EEPROM
时钟控制块，同时CY27EE16ZE安装在系统
会见在复杂系统设计的关键时序要求
写保护（ WP引脚）可以通过编程来作为模拟
控制电压为一VCXO.The VCXO的功能仍然是可用与
一个DCXO ，或数字控制（通过SPI ），晶体振荡器，如果
引脚充当WP
符合业界标准电压平台
行业标准包装节省了电路板空间
输入频率范围
输出频率范围
3.3V操作（可选2.5V输出）
20引脚裸露焊盘， EP- TSSOP
产品型号
CY27EE16ZE
输出
6
1 - 167兆赫（驱动时钟输入） { }商业80千赫 - 200兆赫（ 3.3V ） { }商用
1 -150兆赫（驱动时钟输入） { }工业
80千赫-167兆赫（ 3.3V ） { }工业
8 - 30兆赫（水晶参考） {通信。或工业} 80千赫-167兆赫（ 2.5V ） { }商用
80千赫 - 150兆赫（ 2.5V ） { }工业
逻辑框图
XIN
XOUT
OSC
Q
Φ
VCO
P
产量
分频器
产量
交叉点
开关
ARRAY
CLOCK1
CLOCK2
CLOCK3
CLOCK4
PLL
CLOCK5
VCX / WP
PDM / OE
时钟
CON组fi guration
CLOCK6
8x2k EEPROM
存储阵列
销刀豆网络gurations
CY27EE16ZE
[I
2
C- SPI ： ]
SCL
SDAT
20引脚EP- TSSOP
新1
VDD 2
VDD
VSS
VDDL
VSSL
AVDD AVSS
20 XOUT
19 VDD
18 CLOCK5
17 VCXO / WP
16 VSS
15 CLOCK4
14 VDDL
13 SCL
12 CLOCK3
11 VDDL
CLOCK6 3
AVDD 4
5 SDAT
AVSS 6
VSSL 7
时钟1 8
时钟2 9
OE / PDM 10
赛普拉斯半导体公司
文件编号： 38-07440牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年6月30日
CY27EE16ZE
表1.引脚说明
名字
引脚数
XIN
VDD
CLOCK6
AVDD
SDAT
AVSS
VSSL
CLOCK1
CLOCK2
OE / PDM
VDDL
CLOCK3
SCL
CLOCK4
VSS
VCXO / WP
CLOCK5
XOUT
[1]
1
2, 19
3
4
5
6
7
8
9
10
11,14
12
13
15
16
17
18
20
描述
参考晶振输入
3.3V电源电压
时钟输出6
3.3V模拟电源电压
串行编程数据输入
模拟地
输出地
时钟输出1
时钟输出2
输出使能或关断模式下启用
输出电压电源
时钟输出3
串行编程时钟信号输入
时钟输出4
地
模拟控制输入VCXO或写保护（用户可配置）
时钟输出5
参考晶体输出
时钟配置存储在一个专用的2千比特块
非易失性EEPROM和SRAM挥发的2千比特块。该
SPI用于写入新的配置数据的片
这是在时钟内定义可编程寄存器
配置存储器块。另外，自定义配置，
这包括自定义VCXO ，扩频电磁干扰
减少，分数N和频率选择引脚（ FS ）是
可编程;请与工厂联系获取详细信息。
写保护（ WP ） - 高电平有效
该CY27EE16ZE的默认时钟配置具有引脚
17配置为WP 。当一个逻辑高电平输入是
声称该引脚上，写保护功能（ WP ）将抑制
写EEPROM 。这可以防止EEPROM位
被改变，同时允许完全的读访问EEPROM 。
写入SRAM被允许与WP启用。当该引脚为
在逻辑低电平举行， WP被禁用，并且数据可以
写入EEPROM。
模拟调整的压控晶体振荡器
（ VCXO ）
销17可以被编程，与SPI ，以函数作为
模拟控制的VCXO 。然后， 17引脚提供± 150 ppm的
调整的晶体振荡器频率（为了使用
该VCXO ，晶体必须有一个最低± 150 ppm的拉
范围并满足可牵引晶体规格所示
表15
第12页） 。晶体振荡器的频率被拉动
由至少150ppm的低级当0V施加到VCXO ，拉
通过时，至少150ppm的V更高
DD
加到VCXO 。该
振荡器的频率将有一个关于线性关系
电压电平施加到针17 ， VCXO ，范围从0V内
到V
DD
。见"Device Addressing" ， 10页了解更多
信息。
功能说明
该CY27EE16ZE集成了一个16千比特的EEPROM暂存器
和时钟发生器，采用赛普拉斯的可编程
时钟的核心。一个行业标准I
2
C串行编程
接口（ SPI ），用于编程的暂存器和时钟
核心内容。
16千位EEPROM
16千位EEPROM暂存器分为八块
×256字× 8位。每个8 2千比特的EEPROM的
暂存器块，有2千位时钟配置EEPROM
块，和一个2千比特挥发性时钟配置的SRAM块
拥有自己的7位器件地址。该设备地址是
结合一个读/写位为LSB ，并且之后发送
每一个起始位。
时钟功能
所述可编程时钟芯被配置为以下
产品特点：
晶振：
可编程驱动器和负载，支持
高达166 MHz的外部引用。见"Reference
频率（ REF ） " ，第5页
VCXO ：
模拟或数字控制
输入和I / O ：
可编程输入多路复用器驱动器写入
保护（WP ） ，模拟VCXO控制，输出使能（ OE ）
和掉电模式（ PDM ）功能
PLL ：
可编程P，Q偏移，以及环路滤波器的参数。
输出：
六个输出和两个可编程的线性分频器。
CLOCK1通过CLOCK4输出摆幅由VDDL设置
（ 2.5V或3.3V ） 。 CLOCK5和CLOCK6的输出摆幅
由VDD （ 3.3V ）设置。
注意：
1.Float XOUT XIN如果是外部驱动。
文件编号： 38-07440牧师* B
第17页2
CY27EE16ZE
输出使能（ OE ） - 高电平有效
默认时钟配置有10脚编程为
输出使能（ OE ） 。该引脚使分频器的时钟银行
输出高电平时，并禁止银行分频器的时钟输出
当低。
掉电模式（ PDM ） - 低电平有效
掉电模式（ PDM ）功能可以正常使用引脚
10 CY27EE16ZE的配置为PDM 。当PDM
信号拉低，所有的时钟组件都关闭，
该器件进入低功耗状态。要配置的引脚10
CY27EE16ZE如PDM ，看到"Power下模式（ PDM ）和
输出使能（ OE ）寄存器的引脚10" ，第7页。
串行编程接口（ SPI ）
该SPI使用业界标准的信令包括标准的和
快速模式下编程的8× 2千位EPPROM块
暂存器，2千位EEPROM ，致力于时钟组态
比，和2千比特的SRAM块。见段开始
与"Using串行编程接口（ SPI ） " ，第3页
了解更多信息。
这种默认的时钟配置通常定制，以满足
特定应用的需要。它提供了一个时钟信号
当电源接通时，以促进系统内编程。 Alterna-
疑心，所述CY27EE16ZE可以用不同的编程
时钟配置之前CY27EE16ZE的位置
系统。虽然你可以开发自己的子程序
任何编程的所描述的各个寄存器的部分或全部
下面几页，它可能是更容易使用CyClocksRT 来
生产所需的寄存器设置文件。
使用串行编程接口（ SPI ）
该CY27EE16ZE提供工业标准的串行
编程接口，用于易失性和非易失性，在系统
独特的频率和选项编程。串行
编程和重编程可以快速设计
变化和产品改进，消除了库存
旧的设计部分，并简化了制造。
该CY27EE16ZE是一组10从设备与
地址所示
图1 。
串行编程
的CY27EE16ZE时钟配置接口地址
2 ，千位EEPROM块是69H 。串行编程
的CY27EE16ZE时钟配置接口地址
2千比特SRAM块是68H 。如果有任何一个冲突
在你的系统中的其他设备，所有的设备地址，也可以
使用CyberClocks改变。在时钟组态寄存器
配给2千位的SRAM存储器块被写入，当用户
要更新上的即时变化的时钟配置
.
在时钟配置EEPROM模块寄存器
写的，如果用户希望更新时钟配置，以便
它被保存和后上电或复位再次使用。
在CY27EE16ZE所有可编程寄存器
寻址8位寄存器，包含8个数据位。
表2
列出了特定的寄存器定义和他们的允许值。
见"Serial程序编程接口Timing" ，第12页，
进行了详细的描述。
默认的启动条件CY27EE16ZE
8× 256位的默认值（编程）状态
EEPROM模块（暂存器）中的装置，从运
工厂，都是空白和未编程。在这种条件下，所有
位被设置为0 。
默认时钟配置是：
晶体振荡器电路被激活。
CLOCK1 REF输出频率。
有三态所有其它输出。
WP引脚17的控制。
OE引脚10的控制。
1st
EE块
256 ×8位
地址：
1000000
时钟配置。
EE块
256 ×8位
地址：
1101000
2nd
EE块
256 ×8位
地址：
1000001
时钟配置。
SRAM
256 ×8位
地址：
1101001
3rd
EE块
256 ×8位
地址：
1000010
4th
EE块
256 ×8位
地址：
1000011
5th
EE块
256 ×8位
地址：
1000100
6th
EE块
256 ×8位
地址：
1000101
7th
EE块
256 ×8位
地址：
1000110
8th
EE块
256 ×8位
地址：
1000111
对于EEPROM便签和时钟配置块图1.寄存器地址
文件编号： 38-07440牧师* B
第17页3
CY27EE16ZE
表2.汇总表 - CY27EE16ZE可编程寄存器
注册说明
09H
OCH
10H
11H
12H
CLKOE控制
DIV1SRC MUX和
DIV1N分
输入引脚控制
注册
写保护
注册
输入晶体振荡器
传动控制
输入负载电容
控制
ADC寄存器
电荷泵和PB
计数器
PO计数器，Q
计数器
交叉点开关
矩阵控制
FTAAd-
FTAAd- XCapSrc
drSrc(1)
drSrc （ 0 ）默认值= 1
默认值= 0默认值= 0
CAP-
Load(7)
ADCEn-
ABLE
1
PB(7)
PO
CAP-
Load(6)
AD-
CBypCnt
1
PB(6)
Q(6)
CAP-
Load(5)
ADC-
Cnt[2]
0
PB(5)
Q(5)
D7
0
D6
CLOCK6
D5
CLOCK5
D4
0
D3
CLOCK4
D2
CLOCK3
D1
CLOCK2
D0
CLOCK1
DIV1SRC DIV1N （6） DIV1N （5） DIV1N （4） DIV1N （3） DIV1N （2） DIV1N （1） DIV1N （0）
OESrc
OE0PadS OE0PadS OE1PadS OE1PadS PDMEna- PDMPad- PDMPad-
el[1]
el[0]
el[1]
el[0]
BLE
Sel[1]
Sel[0]
MemWP
XDRV(1)
WPSrc
XDRV(0)
WPPad-
Sel[2]
0
WPPad-
Sel[1]
0
WPPad-
Sel[0]
0
13H
14H
40H
41H
42H
44H
CAP-
Load(4)
ADC-
Cnt[1]
Pump(2)
PB(4)
Q(4)
CAP-
Load(3)
ADC-
Cnt[0]
Pump(1)
PB(3)
Q(3)
CAP-
Load(2)
CAP-
Load(1)
CAP-
Load(0)
0
PB(8)
PB(0)
Q(0)
ADCFilt [1] ADCFilt [0]
Pump(0)
PB(2)
Q(2)
PB(9)
PB(1)
Q(1)
CLKSRC2 CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1
为
为
为
为
为
为
为
为
时钟1时钟1时钟1时钟2时钟2时钟2 CLOCK3 CLOCK3
CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0
为
为
为
为
CLOCK3 CLOCK4 CLOCK4 CLOCK4
1
1
1
CLKSRC2
为
CLOCK5
1
45H
46H
CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0
为
为
为
为
为
CLOCK5 CLOCK5 CLOCK6 CLOCK6 CLOCK6
DIV2SRC MUX和
DIV2N分
1
1
47H
DIV2SRC DIV2N （6） DIV2N （5） DIV2N （4） DIV2N （3） DIV2N （2） DIV2N （1） DIV2N （0）
CLK = （ （ REF * P） / Q） /后分频器
CLK = REF /后分频器
CLK = REF
基本锁相环的方框图中示出
图2中。
每个
在CY27EE16ZE 6个时钟输出，共有七
提供给它的输出选项。有六分后选择
可用： / 2 （其中两个） ， / 3 / 4 / DIV1N和/ DIV2N 。 DIV1N
和DIV2N独立地计算并应用到
单独的输出组。后分频选项即可
施加到所计算的VCO频率（ （REF ×P） / Q）或向
参考频率直接。
除了6的后置分频器的输出选项，第七
选择绕过PLL并将基准频率
直接到交叉点开关矩阵。
CY27EE16ZE频率计算和
注册德网络nitions
该CY27EE16ZE是一个非常灵活的时钟发生器
用，可用于确定最终的四个基本变量
输出频率。它们是输入参考频率
（REF ） ，所述内部计算的P和Q的除法器，并且交
除法器，其可以是固定的或计算的值。有
三种基本的公式，用于确定最终的输出频率
一个CY27EE16ZE为基础的设计。这三个中的任何一个
式中，可以使用：
文件编号： 38-07440牧师* B
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CY27EE16ZE
DIV1N [ OCH ]
DIV1SRC [ OCH ]
1
CLKSRC
交叉点
开关矩阵
/DIV1N
[44H]
[44H]
Q
总
CLOCK1
CLOCK2
CLOCK3
CLOCK4
DIV1CLK
REF
(
Q+2)
[42H]
PFD
VCO
P
总
0
/2
[44H,45H]
(2(PB+4)+PO)
[40H], [41H], [42H]
1
/
3
分频器银行1
分频器银行2
[45H]
/
4
/
2
/DIV2N
DIV2CLK
0
[45H,46h]
[46H]
CLOCK5
CLOCK6
DIV2SRC [ 47H ]
DIV2N [ 47H ]
CLKOE [ 09H ]
的CY27EE16ZE PLL图2.基本框图
参考频率（ REF ）
参考频率可以是晶体或从动
频率。为晶体，该频率范围必须介于
8兆赫和30兆赫。用于从动频率，频率
范围必须在1 MHz和167 MHz之间的（商业
温度过高）或150兆赫（工业温度） 。
使用晶体作为参考输入
该CY27EE16ZE的输入晶体振荡器是一个重要的
由于柔韧性特征，它允许在选择的用户
一个晶体作为参考频率源。输入振荡器
具有可编程增益，从而实现了最大的兼容性
与参考晶振，不管制造商，工艺，
性能和质量。
可编程晶体振荡器的输入增益设置
输入晶体振荡器增益（ XDRV ）是由两个控制
在寄存器12H的位，并根据设定
表3中。
该
参数控制增益晶振频率，
内部晶体寄生电阻（ESR ，可从
制造商） ，和晶在CapLoad设置
启动。
3位和第4寄存器12H的控制输入晶体振荡器
增益设置。第4位是设置的最高位，而位3是
LSB 。该设置是根据编程
表3中。
在寄存器中的所有其他位保留，应
编程低。看
表4
对位的位置和价值。
表3.可编程晶体振荡器的输入增益设置
计算CapLoad价值
水晶ESR
晶振输入
频率
8 - 15 MHz的
15 - 20 MHz的
20 - 25 MHz的
25 - 30 MHz的
00
01
01
10
00H – 20H
30
60
01
10
10
10
01
01
10
10
20H – 30H
30
60
10
10
10
11
01
10
10
11
30H – 40H
30
60
10
10
11
不适用
表4.寄存器映射为输入晶体振荡器增益设置
地址
12H
D7
FTAAddrSrc(1)
default=0
D6
FTAAddrSrc(0)
default=0
D5
XCapSrc
default=1
D4
D3
D2
0
D1
0
D0
0
XDRV （1） XDRV （0）
文件编号： 38-07440牧师* B
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