CY26112
一PLL通用
时钟发生器
特点
集成锁相环
低偏移，低抖动，高精度输出
频率选择引脚
3.3V工作电压为2.5 V输出选项
16 -TSSOP
产品型号
CY26112
输出
4
输入频率
14.7456 MHz的
好处
内部PLL具有高达333 MHz的内部运作
会见在复杂系统设计的关键时序要求
动态频率选择
使应用程序的兼容性
对电路板空间的行业标准封装可节省
输出频率范围
2× 3.6864兆赫， 2× 33/66兆赫（可选）
逻辑框图
销刀豆网络gurations
3.6864
3.6864
XIN
XOUT
OSC 。
Q
Φ
VCO
P
CY26112
16引脚TSSOP
XIN
VDD
AVDD
OE
AVSS
VSSL
NC
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
XOUT
CLK4
CLK3
VSS
N / C
VDDL
FS
LCLK2
PLL
产量
多路复用器
和
分频器
FS
33/66
33/66
LCLK1
OE
VDDL
VSSL
VDD
AVDD
AVSS
VSS
产量
LCLK1
LCLK2
CLK3
CLK4
针
8
9
14
15
默认频率
3.6864
3.6864
33/66 （可选）
33/66 （可选）
单位
兆赫
兆赫
兆赫
兆赫
赛普拉斯半导体公司
文件编号： 38-07096牧师OBS
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2004年12月2日
CY26112
摘要
名字
XIN
VDD
AVDD
OE
AVSS
VSSL
NC
LCLK1
LCLK2
FS
VDDL
NC
VSS
CLK3
CLK4
XOUT
[1]
引脚数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
描述
参考输入
电源
模拟电源供电
输出使能， OE = 0三态; OE = 1活跃
模拟地
LCLK地
无连接 - 保留
3.6864 MHz的时钟输出1在V
DDL
水平
3.6864 MHz的时钟输出2在V
DDL
水平
频率的选择针D FS = 0 ： 33兆赫， FS = 1 ： 66兆赫
LCLK电源电压（ 2.5V或3.3V ）
无连接 - 保留
地
时钟输出3-33兆赫/ 66 MHz的
时钟输出4-33兆赫/ 66 MHz的
参考输出
绝对最大条件
参数
VDD
VDDL
T
J
描述
电源电压
I / O电源电压
结温
数字输入
数字输出简称VDD
数字输出简称VDDL
静电放电
AV
SS
0.3
V
SS
0.3
V
SS
0.3
2
分钟。
0.5
马克斯。
7.0
7.0
125
AV
DD
+ 0.3
V
DD
+ 0.3
V
DDL
+0.3
单位
V
V
C
V
V
V
kV
推荐工作条件
参数
V
DD
V
DDL
T
A
C
负载
f
REF
描述
工作电压
工作电压
环境温度
马克斯。负载电容
驱动的参考频率
14.7456
分钟。
3.0
2.375
0
典型值。
3.3
2.5
马克斯。
3.6
2.625
70
15
单位
V
V
C
pF
兆赫
注意：
1.浮动XOUT XIN如果是外部驱动。
文件编号： 38-07096牧师OBS
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CY26112
DC电气特性
参数
[1]
I
OH
I
OL
I
OH
I
OL
V
IH
V
IL
C
IN
I
IZ
I
VDD
I
VDDL
I
VDDL
参数
[1]
DC
t
3
t
3
t
4
t
4
t
5
t
9
t
10
名字
输出高电流
输出低电流
输出高电流
输出低电流
输入高电压
输入低电压
输入电容
输入漏电流
电源电流
电源电流
电源电流
描述
V
OH
= V
DD
0.5, V
DD
/V
DDL
= 3.3V
V
OL
= 0.5, V
DD
/V
DDL
= 3.3V
V
OH
= V
DDL
0.5, V
DDL
= 2.5V
V
OL
= 0.5, V
DDL
= 2.5V
CMOS电平，V 70％
DD
CMOS电平，V 30％
DD
OE和FS引脚
OE和FS引脚
AV
DD
/V
DD
当前
V
DDL
电流（V
DDL
= 3.6V)
V
DDL
电流（V
DDL
= 2.625V)
5
25
7
5
分钟。
12
12
8
8
0.7
0.3
7
典型值。
24
24
16
16
马克斯。
单位
mA
mA
mA
mA
V
DD
V
DD
pF
A
mA
mA
mA
AC电气特性
名字
描述
占空比是在图2中定义;的t1 / t2的@ 50％
V的
DD
上升沿斜率输出时钟上升时间， 20 ％ - 80％
V
DD
/V
DDL
=3.3V
上升沿斜率输出时钟上升时间， 20 ％ - 80％
V
DDL
= 2.5V
下降沿摆
率
下降沿摆
率
SKEW
时钟抖动
PLL锁定时间
输出时钟下降时间， 80 ％ - 20 ％
V
DD
/V
DDL
=3.3V
输出时钟下降时间， 80 ％ - 20 ％
V
DDL
= 2.5V
在上升沿相关产出之间的延迟
峰峰值周期抖动
分钟。
45
0.8
0.6
0.8
0.6
典型值。
50
1.4
1.2
1.4
1.2
250
350
3
马克斯。
55
单位
%
V / ns的
V / ns的
V / ns的
V / ns的
ps
ps
ms
t1
t2
CLK
50%
50%
图1.占空比的定义; DC = T2 / T2 \\ 。
t3
80%
t4
CLK
20%
图2.上升和下降时间的定义。
注意：
2.不100 ％测试。
文件编号： 38-07096牧师OBS
第3 5
CY26112
测试电路
V
DD
0.1
F
输出
CLK出
C
负载
AV
DD
0.1
F
GND
订购信息
订购代码
CY26112ZC
包名称
Z16
套餐类型
16引脚TSSOP
工作范围
广告
工作电压
3.3V
文件编号： 38-07096牧师OBS
第4 5
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