CY25561
扩频时钟发生器
特点
50到166 MHz的工作频率范围
广泛的传播选择（ 9 ）
接收时钟和晶振输入
低功耗
- 70毫瓦，典型值@ 66兆赫
扩频禁用功能
中心扩频调制
低周期到周期抖动
八脚SOIC封装
应用
台式机，笔记本和平板电脑
VGA控制器
LCD面板和显示器
工作站和服务器
好处
峰值EMI降低8 16分贝
快速的产品上市时间
降低成本
框图
引脚配置
300 K
鑫/
CLK
1
参考
分频器
XIN / CLK 1
PD
CP
环
滤波器
8 XOUT
7 S0
VDD 2
CY25561
XOUT 8
调制
控制
反馈
分频器
VSS 3
VCO
6 S1
5 SSCC
SSCLK 4
VDD 2
输入
解码器
逻辑
VDD
VDD
分频器
＆放大器;
MUX
4 SSCLK
VSS 3
20K
20K
20K
VSS
20K
VSS
5
SSCC
6
S1
7
S0
赛普拉斯半导体公司
文件编号： 38-07242牧师* B
3901北一街
圣何塞， CA 95134 408-943-2600
修订后的2002年10月16日
CY25561
引脚说明
针
1
2
3
4
5
6
名字
鑫/ CLK
VDD
GND
SSCLK
SSCC
S1
TYPE
I
P
P
O
I
I
正电源。
电源接地。
调制时钟输出。
扩频时钟控制（启用/禁用）功能。
SSCG功能已启用
当输入为高时，禁用输入为低电平。该引脚被拉高内部。
三电平逻辑输入控制引脚用来选择频率和带宽。
频率/带宽选择和三电平逻辑编程。看
图1 。
6脚有
内部电阻分压器网络到V
DD
和V
SS
。参见框图第1页。
三电平逻辑输入控制引脚用来选择频率和带宽。
频率/带宽选择和三电平逻辑编程。看
图1 。
引脚7
内部电阻分压器网络到V
DD
和V
SS
。参见框图第1页。
振荡器输出引脚连接到晶体。
离开这个引脚悬空如果外部
时钟驱动鑫/ CLK 。
描述
时钟或晶振输入接口。
请参阅
表1
对于输入频率范围选择。
7
S0
I
8
XOUT
O
概述
赛普拉斯的CY25561是一个扩频时钟发生器
（ SSCG ） IC用于减小电磁的目的
干扰（EMI ）在今天的高速数字发现
电子系统。
该CY25561采用了赛普拉斯专有的锁相环
（ PLL）和扩频时钟（ SSC ）技术
合成和频率调制的输入频率
参考时钟。通过频率调制时钟，
EMI测量的基波和谐波频率
时钟（ SSCLK ）大大降低。
这种减少在辐射能量可以显著降低
监管要求和时间符合成本
市场而不降低系统性能。
该CY25561是一个非常简单和通用的设备使用。该
频率和蔓延％范围内选择通过编程S0
和S1数字输入。这些投入使用的三（3 ）逻辑状态
包括高（H） ，低（L） ，以及中间（M）的逻辑电平，以
表1.频率和传播％选择（中心扩频）
50-100 M·H （L嗷嗷为r的GE）
INP UT
Frequ恩CY
（ M·H Z）
50 - 60
60 - 70
70 - 80
80 - 100
S1 = M
S0 = M
(% )
4.3
4.0
3.8
3.5
S1 = M
S0 =0
(% )
3.9
3.6
3.4
3.1
S1 =1
S0 =0
(% )
3.3
3.1
2.9
2.7
S1 =0
S0 =0
(% )
2.9
2.6
2.5
2.2
S1 =0
秒0 = M
(% )
2.7
2.5
2.4
2.1
拣选前作
F REQ ü ENC y和
连接器S·P读取％
esired和TH EN
集S 1，S 0作为
在示。
选择九个可用蔓延％的范围之一。请参阅
表1
编程细节。
该CY25561旨在用于以与应用程序
基准频率在50至166兆赫的范围内。
种类繁多的数字化可选扩展比率是
成为可能，通过使用三电平（高，低和中）的逻辑
在S0和S1的数字控制输入。
输出传播（频率调制）是对称
集中于输入频率。
扩频时钟控制（ SSCC ）功能，或
禁用频率扩展和提供了用于容易
系统性能的EMI测试期间比较。
该CY25561可在八脚SOIC封装
0° C到70 °C的工作温度范围。
请参考CY25560数据表的操作频率
从25到100兆赫。
100-166 M·H （H IG H·R一戈）
INP UT
Frequ恩CY
（ M·H Z）
100 - 1 20
120 -130
130 - 1 40
140 - 1 50
150 - 1 66
S1=1
S0 = M
(% )
3.0
2.7
2.6
2.6
2.5
S1 =0
S0 =1
(% )
2.4
2.1
2.0
2.0
1.8
S1 =1
S0 =1
(% )
1.5
1.4
1.3
1.3
1.2
S1 = M
S0 =1
(% )
1.3
1.1
1.1
1.1
1.0
拣选前作
F REQ ü ENC y和
连接器S·P读取％
esired和TH EN
集S 1，S 0作为
在示。
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CY25561
三电平逻辑
用二进制逻辑，四种状态可以用两个被编程
控制线，而三电平逻辑，可以设定9逻辑
指出使用两个控制线。在CY25561三电平逻辑
通过除了限定了第三逻辑状态来实现
标准逻辑“1”和“0”。管脚6和CY25561 7
通过施加到相应的电压识别一个逻辑状态
引脚。这些状态被定义为“0” （低） ，“M” （中） ，和
“1”（一） 。每个州都有一个定义的电压范围
由该CY25561解释为“0”， “M ”或“1”逻辑
状态。请参阅
表2
对于电压范围为每个逻辑状态。
该CY25561有两个相同阻值的电阻连接接口
应受引脚6和引脚7产生默认的“ M”状态。引脚
图6和/或7可直接连接到地或V
DD
方案一
逻辑“0”或“1”的状态下，分别参见下面的例子。
VDD
CY25561
S0 = "M" （N / C ）
S0
7
S1
CY25561
S0
S0 = "1"
7
S1
S1 = "0" （GND）的
VDD
6
VDD
SSCC = "1"
5
CY25561
S0
S0 = "1"
7
VDD
S1 = "0" （GND）的
6
S1
S1 = "1"
6
SSCC = "1"
5
SSCC = "1"
5
图1.三电平逻辑实例
操作SSCG理论
该CY25561是使用propri-的PLL型时钟发生器
etary赛普拉斯设计。通过精确控制带宽
输出时钟的CY25561变为低EMI时钟
发电机。该CY25561的理论和具体操作
在以下部分中进行了讨论。
SSCG
SSCG采用调制时钟的专利技术
在一个很窄的带宽和变化的控制速度，
峰值和周期循环。该CY25561采用窄
波段数字参考时钟在50-166 MHz范围内，并
产生一个时钟控制的开始和彩票之间
停止频率和变化的准确率。要理解
恰好在SSCG应用时钟是什么，考虑
65 - MHz时钟具有50 ％的占空比。从65 MHz的时钟我们
知如下。
50 %
时钟频率= FC = 65MHz的
时钟周期= =锝六十五分之一兆赫= 15.4纳秒
EMI
所有的数字时钟在他们的谐波产生不必要的能量。
传统的数字时钟方波的占空比
这是非常接近50％。因为这个五十〇分之五十○ -占空比，
数字时钟产生大部分的谐波能量的
奇次谐波，即;第三，第五，第七，等，这是可能的，以
减少能量中所含的基本量
和奇次谐波通过增加基波的带宽
心理时钟频率。传统的数字时钟具有一
非常高的Q因子，这意味着所有的能量在该的那
频率集中在一个很窄的带宽，形成机制
吸收的敷料，高能量峰值。监管机构测试
电子设备由峰值能量的辐射的量
从设备。通过降低峰值能量在基波
精神和谐波频率，被测设备是
能够满足机构的需求EMI。常规
减少电磁干扰的方法已经使用屏蔽，滤波，
多层印刷电路板等。 CY25561采用的方法
通过增加时钟减小峰值能量中的时钟
带宽，并降低了Q.
50 %
TC = 15.4纳秒
如果这个时钟被施加到CY25561的辛/ CLK引脚，所述
输出时钟引脚4 （ SSCLK ）将被扫来回
在两个频率。这两个频率， F1和F2 ，
用于计算到扩散或带宽的总量
施加在参考时钟引脚1作为时钟被使
从F1到F2的转变，时间和扫描量
波形中的EMI的量起到非常重要的作用
减少从SSCG时钟来实现的。
调制域分析仪被用来可视化
扫波形和扫描周期。
科幻gure 3
显示
一个65 MHz的可编程扩频时钟发生器时钟的调制方式。注意，该
实际扫描波形不是简单的正弦波或锯齿波
波形。
科幻gure 3
也示出了相同的SSCG的扫描
时钟使用频谱分析仪。在这种扫描就可以看到
当使用6.48 - dB的衰减的高峰RF能量
SSCG时钟。
文件编号： 38-07242牧师* B
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CY25561
调制速率
扩频时钟发生器使用频率
调制（FM ），以在一个特定的频带能量分布
频率。时钟的最高频率（ Fmax）变大，并
时钟（ FMIN ）的最小频率决定了这个乐队
频率。所需的时间过渡，从FMIN到最大频率
和回FMIN是调制率， TMOD的周期。
的SSCG时钟调制速率是最常见的
在频率或FMOD = 1 / TMOD方面提及。
输入时钟频率，散热片，以及内部分频器计数，
CDIV ，确定调制率。在一些SSCG时钟
发电机，所选择的范围决定了内部分频器
算。在其他SSCG时钟，内部分隔数是固定的
超过该部分的工作温度范围。该CY25561具有固定
除法计算，如下所示。
设备
CY25561
CDIV
2332
（全量程）
例如：
设备
CY25561
鳍
=
65兆赫
范围=
S1 = 1, S0 = 0
THEN ;
调制速率= FMOD = 65兆赫/ 2332 = 27.9千赫。
调制方式
分析仪
SPECTRUM
图2. SSCG时钟， CY25561 ，翅= 65 MHz的
文件编号： 38-07242牧师* B
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CY25561
CY25561应用原理图
VDD
C3
0.1 uF的
2
90 MHz参考时钟
1
鑫/ CLK
VDD
4
SSCLK
8
XOUT
CY25561
6
S1
VDD
5
SSCC
S0
VSS
3
N / C =逻辑"M"状态
7
图3.应用原理
在原理图
科幻gure 3
上面演示了如何
CY25561被配置在一个典型的应用。此应用程序
是使用90 MHz的参考时钟连接到管脚1 。
由于外部参考时钟时，引脚8 （ XOUT ）为
悬空。
科幻gure 3
显示， 6脚有没有什么联系，这节目
逻辑“M”状态时，由于内部电阻分压网络
的CY25561 。编程逻辑“ 0 ”状态，就是这么简单
连接到逻辑地，如上所示的销7 。
利用这种结构，所述CY25561将产生一个SSCG
时钟也就是在90 MHz的中心频率。参照
表2
范围的“M ，0” ，在90兆赫将生成的调制
配置文件有3.1 ％的峰值到峰值蔓延。
文件编号： 38-07242牧师* B
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