CY2509/10
流传意识到 ，十/十一输出零延迟缓冲器
特点
传播感知 -designed与SSFTG工作
参考信号
非常适合既100-和133 -MHz的设计
十（ CY2509 ）或11 （ CY2510 ） LVCMOS / LVTTL
输出
50 ps的典型峰值周期到周期抖动
单输出使能引脚CY2510版本，双销
在CY2509设备允许关停的一部分
输出
3.3V电源
板载25Ω阻尼电阻器
采用24引脚TSSOP封装
改进的跟踪偏差，但较窄的频率
相比W132-09B / 10B支持限制
关键的特定连接的阳离子
工作电压： ............................................... .3.3V ± 10％的
经营范围： ....................... 40兆赫< F
OUT
< 140兆赫
周期到周期抖动： ........................................... ..... <100 PS
输出到输出偏斜： ........................................... <100 PS
相位误差抖动： .............................................. ....... <100 PS
框图
FBIN
CLK
销刀豆网络gurations
PLL
FBOUT
Q0
Q1
Q2
AGND
VDD
Q0
Q1
Q2
GND
GND
Q3
Q4
VDD
OE
FBOUT
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
CLK
AVDD
VDD
Q9
Q8
GND
GND
Q7
Q6
Q5
VDD
FBIN
CY2510
OE0 ： 4
Q3
OE
Q4
Q5
OE5 ： 8
Q6
Q7
Q8
Q9
使用这些模块依赖于特定的选项配置
AGND
VDD
Q0
Q1
Q2
GND
GND
Q3
Q4
VDD
OE0 ： 4
FBOUT
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
CLK
AVDD
VDD
Q8
Q7
GND
GND
Q6
Q5
VDD
OE5 ： 8
FBIN
赛普拉斯半导体公司
文件编号： 38-07230牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2005年7月1日
CY2509
CY2509/10
引脚德网络nitions
针
名字
CLK
FBIN
PIN号
(2509)
24
13
PIN号
(2510)
24
13
针
TYPE
I
I
引脚说明
参考输入：
输出信号Q 0 ： 9将被同步到该信号。
反馈输入：
这个输入必须通过一个输出（通常FBOUT ）被馈送
为确保正常工作。如果FBIN和FBOUT之间的走线是相同的
长度的输出与信号目的地之间的迹线，则
在目的地接收的信号将被同步到CLK信号输入。
集成串联电阻输出：
的信号的频率和相位
通过这些引脚设置将等于参考信号是否正确地敷设。
每路输出都有一个25Ω串联阻尼电阻器集成在一起。
集成串联电阻的输出：
该信号的频率和相位
通过该引脚提供将等于参考信号是否正确地敷设。这
输出具有25Ω串联阻尼电阻器集成在一起。
反馈输出：
该输出具有25Ω串联电阻集成在芯片上。
通常，它是直接连接到所述FBIN输入用微量在长度上等于
输出Q0之间的迹线： 9和这些输出的目标点
信号。
模拟电源连接：
连接到3.3V 。使用铁氧体磁珠，以帮助减少
噪音以获得最佳的抖动性能。
模拟地连接：
连接到公用系统地平面。
电源连接：
连接到3.3V 。使用铁氧体磁珠，以帮助减少噪音
最佳的抖动性能。
接地连接：
连接到公用系统地平面。
输出使能输入：
连接到VDD （ HIGH ， 1）正常运行。当把
到GND （ LOW ， 0 ）的所有输出将中止到低状态。
输出使能输入：
连接到VDD （ HIGH ， 1）正常运行。当把
到GND （ LOW ， 0 ） Q0输出：4被禁止到低状态。
输出使能输入：
连接到VDD （ HIGH ， 1）正常运行。当把
到GND （ LOW ， 0 ）输出Q5 ：8被禁止到低状态。
足以满足存储器和逻辑的所有要求
在DIMM 。该CY2509 / 10采取从该信号中
有足够的驱动主板和缓冲区出时钟信号
支持所有的DIMM主板超频的需求。该CY2509 / 10
还专为满足新的PC133 SDRAM的需求
设计，运行到133兆赫。
该CY2509 / 10是专为接受SSFTG
目前在主板设计中使用的信号，以减少
EMI。这不是设计的零延迟缓冲器通过这
通过功能可能会导致歪斜故障。
输出使能引脚允许输出关断时，他们
不被使用。这降低了EMI和功耗。
Q0:8
3, 4, 5, 8,
9, 16, 17,
20, 21
不适用
3, 4, 5, 8,
9, 15, 16,
17, 20
21
O
Q9
O
FBOUT
12
12
O
AVDD
AGND
VDD
GND
OE
OE0 ： 4
OE5 ： 8
23
1
2, 10, 15,
22
6, 7, 18,
19
不适用
11
14
23
1
2, 10, 14,
22
6, 7, 18,
19
11
不适用
不适用
P
G
P
G
I
I
I
概观
该CY2509 / 10是一个基于PLL的时钟驱动器，设计用于
双列直插式内存模块。时钟驱动器具有输出
高达133 MHz的输出频率，以输出歪斜
超过250 ps的少。该CY2509 / 10提供的最小周期，用于─
周期和长期的抖动，这是显著重要性
满足DIMM紧的输入到输入偏移预算的应用
系统蒸发散。
目前这一代的256和512兆内存
模块需要支持100 MHz的时钟速度。
特别是对于配置16×4或8×8格式卡，时钟
从主板上提供的信号通常是不强
文件编号： 38-07230牧师* C
第2 6
CY2509/10
1
AGND
VDD
Q0
Q1
CLK
24
AVDD
23
VDD
22
Q9
21
20
V
DD
0.1
F
2
3
4
5
6
7
8
9
0.1
F
FB
3.3V
0.1
F
10
F
VDD
10
F
FB
CY2510
Q2
GND
GND
Q3
Q4
VDD
OE
Q8
GND
19
GND
18
Q7
Q6
Q5
17
16
15
V
DD
0.1
F
10
11
12
VDD
14
FBIN
13
FBOUT
0.1
F
V
DD
图1.原理图
流传意识到
许多系统现在正在设计利用一种叫做技术
扩展频谱频率时序发生。赛普拉斯
一直SSFTG发展的先驱之一，我们
设计这个产品，以免过滤掉蔓延
参考输入的光谱特征，假设它的存在。
当一个零延迟缓冲器的目的不是通过频谱扩展
设有通，其结果是一个显著量的跟踪
偏斜可能会导致在系统中的问题，需要
同步。
有关扩频时钟技术的详细信息，
请参阅赛普拉斯应用笔记题为“ EMI
与扩频频抑制技术
定时发生器（ SSFTG ）芯片。 “
如果期望以添加一个小的延迟，或稍先于
输入信号，这也可能受到影响或者使
跟踪到FBIN引脚短一点或比长一点
走线的设备提供时钟。
插入在反馈路径中其它设备
另一个不错的功能可由于外部反馈
同步信号，将其从信号到来的能力
其他一些设备。这种实现可以适用于任何
设备专用集成电路（ASIC ，多输出时钟缓冲器/驱动器等），其是
投入的反馈路径。
指
图2中，
如果ASIC /缓冲器的痕迹
和时钟信号（多个） （ A）的目标的长度相等
到缓冲器和FBIN端子，所述信号之间的迹
在目的地的设备将在同一驱动为高电平
时间提供给ZDB参考时钟变为高电平。
同步ZDB的其它输出到输出形式
中，ASIC /缓冲器是更复杂但如任何传播
延迟的ASIC /缓冲器必须考虑。
参考
信号
反馈
输入
如何实现零延迟
通常，零延迟缓冲器（ ZDBs ）的使用，因为一
设计师想要提供的时钟信号的多个副本中
彼此同相。背后ZDBs的整个概念是，
在目的地芯片的信号都变为高电平的
同时输入到ZDB 。为了实现这一点，
布局必须补偿ZDB和之间的走线长度
的目标设备。的补偿方法进行说明
下文。
外部反馈是，允许该补偿的特点。
因为在ZDB锁相环将使反馈信号是
的相位与基准信号。当铺设了板，
匹配被用于输出之间的走线长度
反馈和FBIN输入到PLL。
零
延迟
卜FF器
ASIC /
卜FF器
A
在反馈路径图2. 6种输出缓冲器
文件编号： 38-07230牧师* C
第3页6
CY2509/10
绝对最大额定值
[1]
应力大于本表所列可能导致
永久损坏设备。这些代表的应力
等级而已。该设备在这些或任何其他条件的操作
.
系统蒸发散高于在此经营的部分规定
规范是不是暗示。扩展最大条件
期间可能会影响其可靠性。
等级
-0.5到+7.0
-65到+150
0至+70
-55到+125
0.5
单位
V
°C
°C
°C
W
参数
V
DD
, V
IN
T
英镑
T
A
T
B
P
D
描述
任一引脚电压相对于GND
储存温度
工作温度
在偏置环境温度
功耗
DC电气特性
:
T
A
= 0℃至70℃ ，V
DD
= 3.3V ±10%
参数
I
DD
V
IL
V
IH
V
OL
V
OH
I
IL
I
IH
描述
电源电流
输入低电压
输入高电压
输出低电压
输出高电压
输入低电平电流
输入高电流
I
OL
= 12毫安
I
OH
= -12毫安
V
IN
= 0V
V
IN
= V
DD
测试条件
卸载， 100兆赫
分钟。
–
–
2.0
–
2.1
–
–
典型值。
–
–
–
–
–
–
–
马克斯。
200
0.8
V
DD
+0.3
0.8
–
50
50
单位
mA
V
V
V
V
A
A
AC电气特性：
T
A
= 0 ° C至+ 70 ° C，V
DD
= 3.3V ±10%
参数
f
OUT
t
R
t
F
t
ICLKR
t
ICLKF
t
PEJ
t
SK
t
D
t
LOCK
t
JC
描述
输出频率
输出上升时间
输出下降时间
输入时钟上升时间
[2]
输入时钟下降时间
[2]
CLK到FBIN倾斜变化
[3, 4]
输出到输出偏斜
占空比
PLL锁定时间
抖动，周期到周期
测量V
DD
/2
同样装所有输出
30 pF负载
电力供应稳定
测试条件
30 pF负载
[5]
0.8V至2.0V ， 30 - pF负载
2.0V至0.8V ， 30 - pF负载
分钟。
40
–
–
–
–
–350
–100
43
–
–
典型值。
–
–
–
–
–
0
0
50
–
50
马克斯。
140
2.1
2.5
4.5
4.5
350
100
58
1.0
100
单位
兆赫
ns
ns
ns
ns
ps
ps
%
ms
ps
注意事项：
1.
多个电源：
对任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源排序不是必需的。
2.输入较长的上升和下降时间会降低偏移和抖动性能。
3.斜测量V
DD
/ 2的上升沿。
4.占空比测量V
DD
/2.
5.生产测试在133 MHz的运行。
文件编号： 38-07230牧师* C
第4 6
CY2509/10
订购信息
订购代码
CY2509ZC-1
CY2509ZC-1T
CY2510ZC-1
CY2510ZC-1T
LEAD -FREE
CY2509ZXC-1
CY2509ZXC-1T
CY2510ZXC-1
CY2510ZXC-1T
24引脚TSSOP
24引脚TSSOP封装 - 带和卷轴
24引脚TSSOP
24引脚TSSOP封装 - 带和卷轴
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套餐类型
24引脚TSSOP
24引脚TSSOP封装 - 带和卷轴
24引脚TSSOP
24引脚TSSOP封装 - 带和卷轴
温度范围
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封装图纸和尺寸
24引脚超薄紧缩小型封装（ 4.40毫米机身） Z24
引脚1号
1
6.25[0.246]
6.50[0.256]
4.30[0.169]
4.50[0.177]
24
0.65[0.025]
BSC 。
0.19[0.007]
0.30[0.012]
1.10 [ 0.043 ] MAX 。
规
飞机
0.076[0.003]
0.25[0.010]
BSC
0°-8°
0.85[0.033]
0.95[0.037]
7.70[0.303]
7.90[0.311]
0.05[0.002]
0.15[0.006]
座位
飞机
0.50[0.020]
0.70[0.027]
0.09[[0.003]
0.20[0.008]
51-85119-*A
传播Aware是赛普拉斯半导体公司的商标。所有产品和公司名称在本文档中提到
换货可能是其各自所有者的商标。
文件编号： 38-07230牧师* C
分页： 5 6
赛普拉斯半导体公司，是2005年。本文所含信息如有更改，恕不另行通知。赛普拉斯半导体公司对使用任何责任
比电路体现在赛普拉斯产品以外的任何电路。它也没有传达或暗示根据专利或其他权利的任何许可。赛普拉斯产品不保证，也不打算成为
用于医疗，生命支持，救生，关键控制或安全应用程序，除非根据与赛普拉斯签订明确的书面协议。此外，赛普拉斯不授权将其
产品用作生命支持系统故障或故障可合理地预期会导致显著的伤害到用户的关键组成部分。赛普拉斯的
产品用于生命支持系统中，则表示制造商应承担因使用的所有风险，并赔偿赛普拉斯由此产生的一切费用。
CY2509/10
流传意识到 ，十/十一输出零延迟缓冲器
特点
传播感知 -designed与SSFTG工作
参考信号
非常适合既100-和133 -MHz的设计
十（ CY2509 ）或11 （ CY2510 ） LVCMOS / LVTTL
输出
50 ps的典型峰值周期到周期抖动
单输出使能引脚CY2510版本，双销
在CY2509设备允许关停的一部分
输出
3.3V电源
板载25Ω阻尼电阻器
采用24引脚TSSOP封装
改进的跟踪偏差，但较窄的频率
相比W132-09B / 10B支持限制
关键的特定连接的阳离子
工作电压： ............................................... .3.3V ± 10％的
经营范围： ....................... 40兆赫< F
OUT
< 140兆赫
周期到周期抖动： ........................................... ..... <100 PS
输出到输出偏斜： ........................................... <100 PS
相位误差抖动： .............................................. ....... <100 PS
框图
FBIN
CLK
销刀豆网络gurations
PLL
FBOUT
Q0
Q1
Q2
AGND
VDD
Q0
Q1
Q2
GND
GND
Q3
Q4
VDD
OE
FBOUT
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
CLK
AVDD
VDD
Q9
Q8
GND
GND
Q7
Q6
Q5
VDD
FBIN
CY2510
OE0 ： 4
Q3
OE
Q4
Q5
OE5 ： 8
Q6
Q7
Q8
Q9
使用这些模块依赖于特定的选项配置
AGND
VDD
Q0
Q1
Q2
GND
GND
Q3
Q4
VDD
OE0 ： 4
FBOUT
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
CLK
AVDD
VDD
Q8
Q7
GND
GND
Q6
Q5
VDD
OE5 ： 8
FBIN
赛普拉斯半导体公司
文件编号： 38-07230牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2005年7月1日
CY2509
CY2509/10
引脚德网络nitions
针
名字
CLK
FBIN
PIN号
(2509)
24
13
PIN号
(2510)
24
13
针
TYPE
I
I
引脚说明
参考输入：
输出信号Q 0 ： 9将被同步到该信号。
反馈输入：
这个输入必须通过一个输出（通常FBOUT ）被馈送
为确保正常工作。如果FBIN和FBOUT之间的走线是相同的
长度的输出与信号目的地之间的迹线，则
在目的地接收的信号将被同步到CLK信号输入。
集成串联电阻输出：
的信号的频率和相位
通过这些引脚设置将等于参考信号是否正确地敷设。
每路输出都有一个25Ω串联阻尼电阻器集成在一起。
集成串联电阻的输出：
该信号的频率和相位
通过该引脚提供将等于参考信号是否正确地敷设。这
输出具有25Ω串联阻尼电阻器集成在一起。
反馈输出：
该输出具有25Ω串联电阻集成在芯片上。
通常，它是直接连接到所述FBIN输入用微量在长度上等于
输出Q0之间的迹线： 9和这些输出的目标点
信号。
模拟电源连接：
连接到3.3V 。使用铁氧体磁珠，以帮助减少
噪音以获得最佳的抖动性能。
模拟地连接：
连接到公用系统地平面。
电源连接：
连接到3.3V 。使用铁氧体磁珠，以帮助减少噪音
最佳的抖动性能。
接地连接：
连接到公用系统地平面。
输出使能输入：
连接到VDD （ HIGH ， 1）正常运行。当把
到GND （ LOW ， 0 ）的所有输出将中止到低状态。
输出使能输入：
连接到VDD （ HIGH ， 1）正常运行。当把
到GND （ LOW ， 0 ） Q0输出：4被禁止到低状态。
输出使能输入：
连接到VDD （ HIGH ， 1）正常运行。当把
到GND （ LOW ， 0 ）输出Q5 ：8被禁止到低状态。
足以满足存储器和逻辑的所有要求
在DIMM 。该CY2509 / 10采取从该信号中
有足够的驱动主板和缓冲区出时钟信号
支持所有的DIMM主板超频的需求。该CY2509 / 10
还专为满足新的PC133 SDRAM的需求
设计，运行到133兆赫。
该CY2509 / 10是专为接受SSFTG
目前在主板设计中使用的信号，以减少
EMI。这不是设计的零延迟缓冲器通过这
通过功能可能会导致歪斜故障。
输出使能引脚允许输出关断时，他们
不被使用。这降低了EMI和功耗。
Q0:8
3, 4, 5, 8,
9, 16, 17,
20, 21
不适用
3, 4, 5, 8,
9, 15, 16,
17, 20
21
O
Q9
O
FBOUT
12
12
O
AVDD
AGND
VDD
GND
OE
OE0 ： 4
OE5 ： 8
23
1
2, 10, 15,
22
6, 7, 18,
19
不适用
11
14
23
1
2, 10, 14,
22
6, 7, 18,
19
11
不适用
不适用
P
G
P
G
I
I
I
概观
该CY2509 / 10是一个基于PLL的时钟驱动器，设计用于
双列直插式内存模块。时钟驱动器具有输出
高达133 MHz的输出频率，以输出歪斜
超过250 ps的少。该CY2509 / 10提供的最小周期，用于─
周期和长期的抖动，这是显著重要性
满足DIMM紧的输入到输入偏移预算的应用
系统蒸发散。
目前这一代的256和512兆内存
模块需要支持100 MHz的时钟速度。
特别是对于配置16×4或8×8格式卡，时钟
从主板上提供的信号通常是不强
文件编号： 38-07230牧师* C
第2 6
CY2509/10
1
AGND
VDD
Q0
Q1
CLK
24
AVDD
23
VDD
22
Q9
21
20
V
DD
0.1
F
2
3
4
5
6
7
8
9
0.1
F
FB
3.3V
0.1
F
10
F
VDD
10
F
FB
CY2510
Q2
GND
GND
Q3
Q4
VDD
OE
Q8
GND
19
GND
18
Q7
Q6
Q5
17
16
15
V
DD
0.1
F
10
11
12
VDD
14
FBIN
13
FBOUT
0.1
F
V
DD
图1.原理图
流传意识到
许多系统现在正在设计利用一种叫做技术
扩展频谱频率时序发生。赛普拉斯
一直SSFTG发展的先驱之一，我们
设计这个产品，以免过滤掉蔓延
参考输入的光谱特征，假设它的存在。
当一个零延迟缓冲器的目的不是通过频谱扩展
设有通，其结果是一个显著量的跟踪
偏斜可能会导致在系统中的问题，需要
同步。
有关扩频时钟技术的详细信息，
请参阅赛普拉斯应用笔记题为“ EMI
与扩频频抑制技术
定时发生器（ SSFTG ）芯片。 “
如果期望以添加一个小的延迟，或稍先于
输入信号，这也可能受到影响或者使
跟踪到FBIN引脚短一点或比长一点
走线的设备提供时钟。
插入在反馈路径中其它设备
另一个不错的功能可由于外部反馈
同步信号，将其从信号到来的能力
其他一些设备。这种实现可以适用于任何
设备专用集成电路（ASIC ，多输出时钟缓冲器/驱动器等），其是
投入的反馈路径。
指
图2中，
如果ASIC /缓冲器的痕迹
和时钟信号（多个） （ A）的目标的长度相等
到缓冲器和FBIN端子，所述信号之间的迹
在目的地的设备将在同一驱动为高电平
时间提供给ZDB参考时钟变为高电平。
同步ZDB的其它输出到输出形式
中，ASIC /缓冲器是更复杂但如任何传播
延迟的ASIC /缓冲器必须考虑。
参考
信号
反馈
输入
如何实现零延迟
通常，零延迟缓冲器（ ZDBs ）的使用，因为一
设计师想要提供的时钟信号的多个副本中
彼此同相。背后ZDBs的整个概念是，
在目的地芯片的信号都变为高电平的
同时输入到ZDB 。为了实现这一点，
布局必须补偿ZDB和之间的走线长度
的目标设备。的补偿方法进行说明
下文。
外部反馈是，允许该补偿的特点。
因为在ZDB锁相环将使反馈信号是
的相位与基准信号。当铺设了板，
匹配被用于输出之间的走线长度
反馈和FBIN输入到PLL。
零
延迟
卜FF器
ASIC /
卜FF器
A
在反馈路径图2. 6种输出缓冲器
文件编号： 38-07230牧师* C
第3页6
CY2509/10
绝对最大额定值
[1]
应力大于本表所列可能导致
永久损坏设备。这些代表的应力
等级而已。该设备在这些或任何其他条件的操作
.
系统蒸发散高于在此经营的部分规定
规范是不是暗示。扩展最大条件
期间可能会影响其可靠性。
等级
-0.5到+7.0
-65到+150
0至+70
-55到+125
0.5
单位
V
°C
°C
°C
W
参数
V
DD
, V
IN
T
英镑
T
A
T
B
P
D
描述
任一引脚电压相对于GND
储存温度
工作温度
在偏置环境温度
功耗
DC电气特性
:
T
A
= 0℃至70℃ ，V
DD
= 3.3V ±10%
参数
I
DD
V
IL
V
IH
V
OL
V
OH
I
IL
I
IH
描述
电源电流
输入低电压
输入高电压
输出低电压
输出高电压
输入低电平电流
输入高电流
I
OL
= 12毫安
I
OH
= -12毫安
V
IN
= 0V
V
IN
= V
DD
测试条件
卸载， 100兆赫
分钟。
–
–
2.0
–
2.1
–
–
典型值。
–
–
–
–
–
–
–
马克斯。
200
0.8
V
DD
+0.3
0.8
–
50
50
单位
mA
V
V
V
V
A
A
AC电气特性：
T
A
= 0 ° C至+ 70 ° C，V
DD
= 3.3V ±10%
参数
f
OUT
t
R
t
F
t
ICLKR
t
ICLKF
t
PEJ
t
SK
t
D
t
LOCK
t
JC
描述
输出频率
输出上升时间
输出下降时间
输入时钟上升时间
[2]
输入时钟下降时间
[2]
CLK到FBIN倾斜变化
[3, 4]
输出到输出偏斜
占空比
PLL锁定时间
抖动，周期到周期
测量V
DD
/2
同样装所有输出
30 pF负载
电力供应稳定
测试条件
30 pF负载
[5]
0.8V至2.0V ， 30 - pF负载
2.0V至0.8V ， 30 - pF负载
分钟。
40
–
–
–
–
–350
–100
43
–
–
典型值。
–
–
–
–
–
0
0
50
–
50
马克斯。
140
2.1
2.5
4.5
4.5
350
100
58
1.0
100
单位
兆赫
ns
ns
ns
ns
ps
ps
%
ms
ps
注意事项：
1.
多个电源：
对任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源排序不是必需的。
2.输入较长的上升和下降时间会降低偏移和抖动性能。
3.斜测量V
DD
/ 2的上升沿。
4.占空比测量V
DD
/2.
5.生产测试在133 MHz的运行。
文件编号： 38-07230牧师* C
第4 6
CY2509/10
订购信息
订购代码
CY2509ZC-1
CY2509ZC-1T
CY2510ZC-1
CY2510ZC-1T
LEAD -FREE
CY2509ZXC-1
CY2509ZXC-1T
CY2510ZXC-1
CY2510ZXC-1T
24引脚TSSOP
24引脚TSSOP封装 - 带和卷轴
24引脚TSSOP
24引脚TSSOP封装 - 带和卷轴
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套餐类型
24引脚TSSOP
24引脚TSSOP封装 - 带和卷轴
24引脚TSSOP
24引脚TSSOP封装 - 带和卷轴
温度范围
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封装图纸和尺寸
24引脚超薄紧缩小型封装（ 4.40毫米机身） Z24
引脚1号
1
6.25[0.246]
6.50[0.256]
4.30[0.169]
4.50[0.177]
24
0.65[0.025]
BSC 。
0.19[0.007]
0.30[0.012]
1.10 [ 0.043 ] MAX 。
规
飞机
0.076[0.003]
0.25[0.010]
BSC
0°-8°
0.85[0.033]
0.95[0.037]
7.70[0.303]
7.90[0.311]
0.05[0.002]
0.15[0.006]
座位
飞机
0.50[0.020]
0.70[0.027]
0.09[[0.003]
0.20[0.008]
51-85119-*A
传播Aware是赛普拉斯半导体公司的商标。所有产品和公司名称在本文档中提到
换货可能是其各自所有者的商标。
文件编号： 38-07230牧师* C
分页： 5 6
赛普拉斯半导体公司，是2005年。本文所含信息如有更改，恕不另行通知。赛普拉斯半导体公司对使用任何责任
比电路体现在赛普拉斯产品以外的任何电路。它也没有传达或暗示根据专利或其他权利的任何许可。赛普拉斯产品不保证，也不打算成为
用于医疗，生命支持，救生，关键控制或安全应用程序，除非根据与赛普拉斯签订明确的书面协议。此外，赛普拉斯不授权将其
产品用作生命支持系统故障或故障可合理地预期会导致显著的伤害到用户的关键组成部分。赛普拉斯的
产品用于生命支持系统中，则表示制造商应承担因使用的所有风险，并赔偿赛普拉斯由此产生的一切费用。
CY2509/10
流传意识到 ，十/十一输出零
延迟缓冲器
特点
■
■
关键的特定连接的阳离子
工作电压： ............................................... 3.3 V ±10 ％
经营范围： ......................... 40兆赫< F
OUT
< 140兆赫
周期到周期抖动： ........................................... ...... <100 PS
输出到输出偏斜： ............................................. <100 PS
相位误差抖动： .............................................. ........ <100 PS
流传意识到设计与扩频工作
频率定时发生器（ SSFTG ）参考信号
非常适合既100-和133 -MHz的设计
十（ CY2509 ）或11 （ CY2510 ）低压互补
金属氧化物半导体（ LVCMOS ） /低压晶体管 -
晶体管逻辑（ LVTTL ）输出。
50 ps的典型峰值周期到周期抖动
单路输出的使能引脚为CY2510版本，双销
CY2509设备允许关闭的输出的一部分
3.3 V电源
片上25
阻尼电阻器
采用24引脚超薄紧缩小型封装
（ TSSOP ）封装
改进的跟踪偏差，但较窄的频率上限的支持
时相比W132-09B / 10B
■
■
■
■
■
■
框图
FBIN
CLK
PLL
FBOUT
Q0
Q1
Q2
OE0 ： 4
Q3
OE
Q4
Q5
OE5 ： 8
Q6
Q7
Q8
Q9
使用这些模块依赖于特定的选项配置
赛普拉斯半导体公司
文件编号： 38-07230牧师* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年7月5日
CY2509/10
目录
引脚定义................................................ .................. 4
概述................................................. ........................... 4
流传意识到................................................ ..................... 5
如何实现零延迟......................................... 5
插入其他设备的反馈路径..................... 5
绝对最大额定值............................................ 6
直流电气特性.......................................... 6
AC电气特性.......................................... 6
订购代码定义........................................... 7
封装图纸和尺寸................................. 8
与缩略语................................................. ......................... 9
文档约定................................................ 9 ...
计量单位............................................... .......... 9
销售，解决方案和法律信息...................... 11
全球销售和设计支持....................... 11
产品................................................. ................... 11
的PSoC解决方案................................................ ......... 11
文件编号： 38-07230牧师* E
第11 2
CY2509/10
引脚德网络nitions
针
名字
CLK
FBIN
针无
(2509)
24
13
针无
(2510)
24
13
针
TYPE
I
I
引脚说明
参考输入：
输出信号Q 0 ： 9将被同步到该信号。
反馈输入：
这个输入必须由输出（一般FBOUT ）至1被馈送
确保功能正常。如果FBIN和FBOUT之间的迹线是相等的长度
到输出端和所述信号目的地之间的迹线，然后将信号
在目的地接收的将被同步到CLK信号输入。
集成串联电阻输出：
的信号的频率和相位
通过这些引脚设置将等于参考信号是否正确地敷设。每
输出具有25
串联阻尼电阻器集成在一起。
集成串联电阻的输出：
所提供的信号的频率和相位
通过该管脚将等于参考信号是否正确地敷设。该输出具有
25串联阻尼电阻器集成在一起。
反馈输出：
该输出具有25
串联电阻集成在芯片上。通常
它被直接连接到FBIN输入用微量的长度相等的痕迹
间输出Q0 ： 9和这些输出信号的目的地点。
模拟电源连接：
连接到3.3 V.使用铁氧体磁珠，以帮助减少噪音
最佳的抖动性能。
模拟地连接：
连接到公用系统地平面。
电源连接：
连接到3.3 V.使用铁氧体磁珠，以帮助减少噪音
最佳的抖动性能。
接地连接：
连接到公用系统地平面。
输出使能输入：
绑到V
DD
（HIGH， 1）以进行正常操作。当带到
GND （ LOW ， 0 ），所有输出将中止到低状态。
输出使能输入：
绑到V
DD
（HIGH， 1）以进行正常操作。当带到
GND （ LOW ， 0 ） Q0输出：4被禁止到低状态。
输出使能输入：
绑到V
DD
（HIGH， 1）以进行正常操作。当带到
GND （ LOW ， 0 ）输出Q5 ：8被禁止到低状态。
Q0:8
3, 4, 5, 8,
9, 16, 17,
20, 21
不适用
3, 4, 5, 8,
9, 15, 16,
17, 20
21
O
Q9
O
FBOUT
12
12
O
AVDD
AGND
VDD
GND
OE
OE0 ： 4
OE5 ： 8
23
1
2, 10, 15,
22
6, 7, 18,
19
不适用
11
14
23
1
2, 10, 14,
22
6, 7, 18,
19
11
不适用
不适用
P
G
P
G
I
I
I
概观
该CY2509 / 10是一个基于PLL的时钟驱动器，设计用于在使用
双列直插式内存模块。时钟驱动器具有输出
高达133 MHz的输出频率，以较少的输出歪斜
超过250 ps的。该CY2509 / 10提供的最小周期到周期
和长期的抖动，这是显著重要性，以满足
紧身输入 - 输入偏移预算DIMM应用。
目前这一代的256和512兆内存
模块需要支持100 MHz的时钟速度。尤其
对于配置在16×4或8×8的格式卡，该时钟信号
从主板提供的是一般不会强大到足以
满足DIMM上的存储器和逻辑的所有要求。
该CY2509 / 10采用的信号从主板和
缓冲区出时钟信号有足够的驱动器，支持所有的
DIMM主板超频的需求。该CY2509 / 10也被设计成
迎接新的PC133 SDRAM设计的需求，为运营
133兆赫。
该CY2509 / 10是专为接受SSFTG
目前在主板设计中使用的信号，以减少
EMI。这不是设计的零延迟缓冲器通过这
通过功能可能会导致歪斜故障。
输出使能引脚允许输出关断时，他们
不被使用。这降低了EMI和功耗。
文件编号： 38-07230牧师* E
第11 4
CY2509/10
图1. CY2510示例原理
1
AGND
VDD
Q0
Q1
CLK
24
AVDD
23
VDD
22
Q9
21
20
V
DD
0.1
F
2
3
4
5
6
7
8
9
0.1
F
FB
3.3V
0.1
F
10
F
VDD
10
F
FB
CY2510
Q2
GND
GND
Q3
Q4
VDD
OE
Q8
GND
19
GND
18
Q7
Q6
Q5
17
16
15
V
DD
0.1
F
10
11
12
VDD
14
FBIN
13
FBOUT
0.1
F
V
DD
流传意识到
许多系统现在正在设计利用一种叫做技术
扩展频谱频率时序发生。赛普拉斯
一直SSFTG发展的先驱之一，我们
设计这个产品，以免过滤掉扩频
参考输入的功能，假设它的存在。当一个零
通过，延迟缓冲器的目的不是通过频谱扩展功能
结果是可能导致一个显著量跟踪歪斜的
问题在需要同步的系统。
有关扩频时钟技术的更多信息，请
看到赛普拉斯应用笔记题为“ EMI抑制
技术与SSFTG芯片。 “
插入在反馈路径中其它设备
另一个不错的功能可由于外部反馈是
同步信号为从一些来的信号的能力
其他设备。这种实现可以适用于任何设备
专用集成电路（ASIC ，多输出时钟缓冲器/驱动器等），被放入
反馈通路。
指
图2中，
如果在ASIC /缓冲器和之间的迹线
该时钟信号（多个） （ A）的目标是在长度上等于所述
缓冲区和FBIN引脚之间的走线，在信号
目的地的设备将在同一时间被驱动为高电平的
提供给ZDB参考时钟变为高电平。同步
在ZDB的其它输出到输出形成的ASIC /缓冲器
是更复杂但如在任何传播延迟
ASIC /缓冲器必须考虑。
图2.额外的缓冲反馈路径示例
概要
如何实现零延迟
通常，零延迟缓冲器（ ZDBs ）的使用，因为一
设计师想要提供的时钟信号的多个副本中
彼此同相。背后ZDBs的整个概念是，
在目的地芯片的信号都变为高电平的
同时输入到ZDB 。为了实现这一点，布局
必须补偿ZDB之间的走线长度的
目标设备。的补偿方法进行说明。
外部反馈是，允许该补偿的特点。
因为在ZDB锁相环将使反馈信号是
的相位与基准信号。当铺设了板，
匹配输出之间的走线长度被用于饲料
背面和FBIN输入到PLL。
如果期望以添加一个小的延迟，或稍先于
输入信号，这也可能受到影响或者使跟踪
到FBIN比脚的痕迹，以短一点或长一点
该器件提供时钟。
参考
信号
反馈
输入
零
延迟
卜FF器
ASIC /
卜FF器
A
文件编号： 38-07230牧师* E
第11个5
QQ：2880707522 复制
