CY244/45ZXC
工厂可编程四路PLL时钟发生器， VCXO
特点
完全集成的锁相环（ PLL）的
- 可选的输出频率
可编程输出频率
输出频率5-166 MHz的范围
输入频率范围
- 水晶： 10-30兆赫
- 外部参考： 1-100 MHz的
模拟VCXO
16 / 20引脚TSSOP封装
3.3V工作电压
好处
符合大多数数字机顶盒，DVD录像机和数字电视
应用需求
多种高性能的PLL允许合成
频率无关
集成无需外部环路滤波器
组件
符合复杂系统的关键时序要求
设计
使应用程序兼容性
具有± 120 ppm的完整解决方案， VCXO （最小拉
范围）
框图
CLKA
CLKB
PLL1
XIN
XOUT
VIN
VCXO
PLL2
分频器
＆放大器;
多路复用器
PLL3
CLKC
CLKD
CLKE
CLKF
PLL4
CLKG
FS0/1/2
OE
SELECT
逻辑
引脚配置
16引脚TSSOP
XIN
AVDD
VIN
AVSS
CLKA / OE
VSS
CLKB
FS1
1
2
3
4
16
15
14
XOUT
VDD
CLKG
CLKF
VSS
VDD
FS0
CLKC
XIN
FS2
AVDD
VIN
AVSS
OE / PD
CLKA
VSS
CLKB
FS1
20引脚TSSOP
1
2
3
4
5
20
19
18
17
XOU
T
VDD
CLKG
CLKF
VSS
CLKE
CLKD
VDD
FS0
CLKC
13
CY244ZXC
5
12
6
7
8
11
10
9
16
CY245ZXC
6
15
7
8
9
10
14
13
12
11
赛普拉斯半导体公司
文件编号： 38-07748牧师**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2005年3月7日
CY244/45ZXC
引脚说明
引脚数
引脚名称
XIN
XOUT
CLKA
CLKB
CLKC
CLKD
CLKE
CLKF
CLKG
FS0
FS1
FS2
OE / PD
VIN
VDD
VSS
AVDD
AVSS
16引脚TSSOP
1
16
5
[1]
7
9
不适用
不适用
13
14
10
8
不适用
5
[1]
3
11,15
6,12
2
4
20引脚TSSOP
1
20
7
9
11
14
15
17
18
12
10
2
6
4
13,19
8,16
3
5
引脚说明
晶振输入或参考时钟输入
晶体输出（如果使用外部时钟无连接）
时钟输出
时钟输出
时钟输出
时钟输出
时钟输出
时钟输出
时钟输出
频率选择0
频率选择1
频率选择2
输出使能控制/省电
模拟控制输入的VCXO
电源
地
模拟电源供电
模拟地
水晶。一般设计可能需要长达4到振荡器
完成的任务可以用一个单一的CY24xZXC完成。
每个PLL是独立的，并且可以被配置成生成
VCO （压控振荡器）的频率之间的
62.5兆赫和250兆赫。每个PLL则依次被划分
下来后分频器产生时钟输出频率
用户的选择。输出分频器允许每个时钟
输出到由1,2,3,4,6,8,9,10,12,15进行划分。该PLL
最大是1模式降低到166兆赫的鸿沟，由于
输出缓冲区的限制。
输出，使开关频率进行转换
无毛刺。毛刺被定义为高或低的时间更短
超过一半的两个时期的小被切换
之间。延长低电平时间（甚至许多个周期的持续时间）是
可以接受的。请参阅
图5中。
为了尽量减少PPM （百万分之一）的错误上的时钟
输出，用户应该尽量选择晶体参考
频率是所需的PLL的一个公倍数
频率。而这将是理想的情况，这是不
总是如此，在锁相环具有高分辨率的计数器
在内部，以帮助减少从频率偏差
所需的频率。
通过以下产生的PLL的VCO频率
公式：F
VCO
= F
REF
* （P / Q）的
其中f
REF
是参考输入频率， P是锁相环
反馈分压器和Q是参考输入分频器。一个PLL是
一个反馈系统，其中所述VCO频率除以P和
基准频率由Q划分正在不断
相比与VCO频率被调整，以达到一个
锁定状态。
图1
是的锁相环（PLL）的简图。
概述
该CY24xZXC系列器件具有一个模拟VCXO
（压控晶体振荡器） ，4个锁相环，最多7时钟
输出和频率选择功能。频率
选择不修改任何PLL频率。相反，它们允许
用户多达8个不同的输出分频之间选择
选择取决于时钟和包配置。
这表示在频率选择表1和表2 。
有一个可编程的OE / PDWN 。在OE / PDWN引脚
可以编程为任何一个输出使能引脚或电源
断引脚。在OE函数可以被编程为禁用
选定的组的输出为低电平时，余下
输出运行。全芯片掉电将禁用所有输出
以及PLL和最有源电路的时低。
工厂可编程CY24xZXC
工厂编程可用于高或低量
制造赛普拉斯。所有申请必须提交
当地赛普拉斯现场应用工程师（ FAE ）或销售
代表性。一旦请求被处理后，则会
收到新的零件编号，样品，以及与数据表
设定值。此部件号将被用于
额外的样品索取及生产下单。请
参考CY223388 / 91分之89数据表达8时钟
输出和大多数SMD型晶体的相容性。
锁相环
具有4个锁相环的优点是，单个设备可以
产生多达4个独立的频率从一个单一的
注意：
1.引脚5 16引脚TSSOP （时钟输出或OE / PD之间的选择）
文件编号： 38-07748牧师**
第2 9
CY244/45ZXC
F
F
/Q
V C 0一次
吨她
C 0米PON耳鼻喉科s
F
V CO
第三模式禁用VCXO的输入控制和设定的
内部振荡器的固定频率操作。负载
电容时，连接到由外部晶体可见
引脚XIN和XOUT通常等于10pF的。
其中一个关键部件的CY24xZXC家庭的
设备是模拟VCXO 。 VCXO的是用来“拉”
参考晶体更高或更低，以便锁定系统
频率到外部源。这是应用的理想选择
其中输出频率需要跟踪以及一个
外部参考频率是不断变化的。
VCXO的是完全模拟的，所以有无限的分辨率
在VCXO拉曲线。模拟到数字转换器的步骤
这通常与一个数字压控输入相关联的不
存在于该设备中。一个特殊的可牵引晶振必须使用
为了有足够的VCXO牵引范围。可牵引水晶
规格都包含在这个数据表。
请联系当地的赛普拉斯现场应用工程师
（ FAE ）或者销售代表可牵引水晶recommen-
在给定的标准工业频率之外dations
在可牵引水晶规格。
/P
图1.简化的PLL
频率选择引脚工作
表1. CY244ZXC 16引脚TSSOP
输出信号
时钟B & CLOCK
时钟&时钟f
时钟摹
频率选择
线
FS1 FS0
FS0
固定
表2. CY245ZXC 20引脚TSSOP
输出信号
时钟
时钟B & CLOCK
时钟摹
频率选择
线
FS2 FS1 FS0
FS1 FS0
固定
VCXO简介
图2
示出了一个什么样的VCXO轮廓看起来像一个例子。
的模拟电压输入是在X轴方向和所述PPM范围
是在Y轴。在VCXO输入电压业绩增长
在输出频率的相应增加。这有
移动所述PPM从负到正的偏移的效果。
200
150
时钟，时钟E， &时钟f FS0
调整[ PPM
模拟VCXO
有三个可编程参考工作模式为
在CY24xZXC系列器件。第一模式利用了
外部可牵引晶体，并采用内部模拟
VCXO 。
第二模式配置的内部晶体振荡器
接受1至100 MHz的外部驱动基准源。
在这种模式下驱动的XIN引脚的输入电容
通常是15pF的。
100
50
0
-50
-100
-150
-200
VCXO输入[V]
0
0.5
1
1.5
2
2.5
3
3.5
图2. VCXO简介
文件编号： 38-07748牧师**
第3 9
CY244/45ZXC
绝对最大条件
参数
V
IN
T
S
ESD
HBM
UL-94
MSL
输入电压
温度，贮藏
ESD保护（人体模型）
可燃性等级
湿度敏感度等级
16和20引脚TSSOP
1
描述
条件
相对于V
SS
非官能
MIL -STD -883方法3015
V-0 @ 1 / 8英寸
分钟。
–0.5
–0.5
–65
2000
–
马克斯。
4.6
V
DD
+ 0.5
+125
–
10
单位
V
VDC
°C
伏
PPM
V
DD
/ AV
DD
/V
DDL
核心供电电压
可牵引水晶规格
[2, 4]
参数
F
喃
C
LNOM
R
1
DL
C
0[3]
C
1[3]
F
3SEPHI[4]
F
3SEPLO[4]
C
0
/C
1
描述
10至30 MHz的晶振AT切
额定负载电容
等效串联电阻（ESR ）
晶振驱动电平
水晶并联电容
水晶动态电容
从3 * F三次泛音分离
喃
机械三（ 3 * F高边
喃
)
从3 * F三次泛音分离
喃
机械三（ 3 * F低端
喃
)
分流比为动态电容
评论
并联谐振的基础模式
C
LNOM
= 14 pF的（ 0 PPM ）
基本模式（ CL =系列）
任何外部串联电阻假设
13.5
–
–
–
14.4
380
–
–
分钟。
典型值。
14
–
–
–
18
–
–
–
马克斯。
14.5
25
500
7
21.6
–
–170
250
单位
pF
W
pF
fF
PPM
PPM
见注4
推荐工作条件
参数
V
DD
/ AV
DD
/V
DDL
工作电压
T
A
C
负载
t
PU
环境温度
最大负载电容
上电时间为所有V
DD
触及不到规定的最低电压（电源
坡道必须是单调）
描述
分钟。
3.0
0
–
0.05
典型值。
3.3
–
–
–
马克斯。
3.6
70
15
500
单位
V
°C
pF
ms
DC参数
参数
I
OH
I
OL
I
IH
I
IL
V
IH
V
IL
V
VCXO
C
IN
I
VDD
C
INXIN
晶体负载
[5]
[5]
描述
输出高电流
输出低电流
输入高电流
输入低电平电流
输入高电压
输入低电压
VIN输入范围
输入电容
电源电流
输入电容在XIN
晶体负载电容
条件
V
OH
= V
DD
– 0.5, V
DD
= 3.3V
V
OL
= 0.5, V
DD
= 3.3V
V
IH
= V
DD
不包括输入电压，鑫
V
IL
= 0V ，不包括输入电压，鑫
FS0 / 1/2 OE输入CMOS电平
FS0 / 1/2 OE输入CMOS电平
FS0 / 1 /2和OE引脚只
V
DD
/ AV
DD
/V
DDL
当前
VCXO禁用外部参考
VCXO残疾人固定频率。水晶
分钟。
–
–
–
–
0.7xA
VDD
–
0
–
–
–
–
典型值。
12
12
5
5
–
–
–
–
85
15
10
马克斯。
–
–
10
10
–
0.3xA
VDD
A
VDD
7
–
–
–
单位
mA
mA
A
A
V
V
V
pF
mA
pF
pF
注意事项：
2.设备操作以下面的规格，这是由设计保证。
3.增加耐受性可从下拉范围小于± 120 ppm的。
4. ECX - 5953系列液晶从Ecliptek公司公司订购。请参考CY22388 / 91分之89数据表与大多数的SMD型晶体的兼容性。
5.参数是通过设计和特性保证。不是100 ％生产测试。指定的所有参数满载输出。
文件编号： 38-07748牧师**
第4页第9
CY244/45ZXC
AC参数
参数
[4]
1/t1
DC1
[6]
描述
输出频率
输出占空比
输出占空比
参考输出占空比
周期
上升沿率
下降沿率
时钟抖动
PLL锁定时间
VCXO晶体提拉
范围
条件
PLL
MINMAX
/除法器
最大
占空比被定义
图3 ;
t
2
/t
1
，V 50％
DD
占空比被定义
图3 ;
t
2
/t
1
，V 50％
DD
占空比被定义
图3 ;
t
2
/t
1
，V 50％
DD
（ XIN占空比=五十五分之四十五％ ）
输出时钟边沿速率。测得的20％至80％的
V
DD
. C
负载
= 15 pF的。看
图4中。
输出时钟边沿速率。测得为80％至20％的
V
DD
. C
负载
= 15pF的见
图4中。
周期抖动
在测得的40 ％和60％之间的外部基准占空比
V
DD
/ 2 （时钟输出
≤
125MHz)
分钟。典型值。马克斯。单位
4.2
45
40
40
0.8
0.8
–
–
–
50
50
50
1.2
1.2
±250
1
–
166
55
60
60
–
–
–
5
–
兆赫
%
%
%
V / ns的
V / ns的
ps
ms
PPM
DC2
DC
REFOUT
ER
EF
T
9[7]
T
10
f
ΔXO
在测得的40 ％和60％之间的外部基准占空比
V
DD
/ 2 （时钟输出
＆ GT ;
125MHz)
使用“可牵引水晶规格”表中指定的水晶。
±120
标称晶振频率输入假设（为0ppm ） @ 25 ° C和3.3V
测试和测量设置
V
DDS
DUT
0.1F
输出
C
负载
GND
电压和时序定义
t
1
t
2
V
DD
Ⅴ的50％的
DD
时钟
产量
图3.占空比定义
注意：
6.剔除配置为参考的任何输出。
7.抖动测量会有所不同。其实抖动依赖于XIN抖动和边沿速率，主动输出的数量，输出频率和器件编程。
0V
文件编号： 38-07748牧师**
第5 9
QQ：2881677436 复制
