39
CY24239
扩展频谱频率时序发生器
特点
采用Cypress的传播最大化EMI抑制
频谱技术
-1.2 ％和-2.4 ％，扩频支持
三份CPU输出
七份PCI输出
一个48 MHz的输出， USB / 1个24兆赫的SIO
双缓冲基准输出
两个输出IOAPIC
十七SDRAM输出提供支持
4个DIMM
SMBus接口进行编程
电源管理控制输入
表2.引脚可选频率
输入地址
CPU_F ，
CPU1 ： 2
FS3 FS2 FS1 FS0
（兆赫）
1
1
1
1
91.66
1
1
1
0
75.0
1
1
0
1
100.0
1
1
0
0
83.3
1
0
1
1
66.6
1
0
1
0
105.0
1
0
0
1
110.0
1
0
0
0
133.3
0
1
1
1
91.66
0
1
1
0
75.0
0
1
0
1
100.0
0
1
0
0
83.3
0
0
1
1
91.66
0
0
1
0
75.0
0
0
0
1
100.0
0
0
0
0
83.3
PCI_F ，
PCI0 ： 5
（兆赫）
30.5
25.0
33.3
27.76
33.3
26.3
27.5
33.3
30.5
25.0
33.3
27.76
30.5
25.0
33.3
27.76
传播
光谱
特鲁姆
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
–1.2%
–1.2%
–1.2%
–1.2%
–2.4%
–2.4%
–2.4%
–2.4%
关键的特定连接的阳离子
CPU周期到周期抖动： .......................................... 250 PS
CPU到CPU输出偏斜： ......................................... 350 PS
PCI到PCI输出偏斜： ............................................ 500 PS
SDRAMIN到SDRAM0 ： 16延迟： .......................... 3.7纳秒（典型值） 。
V
DDQ3
: .................................................................... 3.3V±5%
表1模式输入表
模式
0
1
3脚
PCI_STOP ＃
REF0
框图
VDDQ3
REF0/(PCI_STOP#)
X1
X2
XTAL
OSC
REF1/FS2
PLL的参考频率
停止
时钟
控制
引脚配置
[1]
VDDQ3
REF1/FS2
REF0/(PCI_STOP#)
GND
X1
X2
VDDQ3
PCI_F / MODE
PCI0/FS3
GND
PCI1
PCI2
PCI3
PCI4
VDDQ3
PCI5
SDRAMIN
SDRAM11
SDRAM10
VDDQ3
SDRAM9
SDRAM8
GND
SDRAM15
SDRAM14
GND
SDATA
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VDDQ3
IOAPIC0
IOAPIC_F
GND
CPU_F
CPU1
VDDQ3
CPU2
GND
CLK_STOP ＃
SDRAM16
VDDQ3
SDRAM0
SDRAM1
GND
SDRAM2
SDRAM3
SDRAM4
SDRAM5
VDDQ3
SDRAM6
SDRAM7
GND
SDRAM12
SDRAM13
VDDQ3
24MHz/FS0
48MHz/FS1
I / O引脚
控制
CLK_STOP ＃
VDDQ3
IOAPIC_F
IOAPIC0
VDDQ3
CPU_F
CY24239
PLL 1
÷2,3,4
停止
时钟
控制
CPU1
CPU2
VDDQ3
PCI_F / MODE
PCI0/FS3
PCI1
PCI2
PCI3
停止
时钟
控制
SDATA
SCLK
SMBUS
逻辑
PCI4
PCI5
VDDQ3
PLL2
停止
时钟
控制
48MHz/FS1
24MHz/FS0
VDDQ3
SDRAM0 ： 16
17
SDRAMIN
注意：
1.内部上拉电阻不应加以依赖设置I / O
引脚为高电平。带括号的引脚功能由MODE引脚决定
电阻捆扎。不像其他的I / O管脚，输入FS3具有内部
下拉电阻。
Intel是Intel Corporation的注册商标。
赛普拉斯半导体公司
文件编号： 38-07038牧师**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2001年5月18日
CY24239
引脚德网络nitions
引脚名称
CPU1 ： 2
CPU_F
PCI1 ： 5
PCI0/FS3
PIN号
51, 49
52
11, 12, 13, 14,
16
9
针
TYPE
引脚说明
O
CPU输出1和2 ：
3输入或通过串行输入：频率由FS0设置
接口见
表2
和
表6 。
这些输出受CLK_STOP ＃输入。
O
自由运行的CPU输出：
3输入或通过串行输入：频率由FS0设置
接口见
表2
和
表6 。
这个输出是不受到CLK_STOP ＃输入。
O
PCI输出1到5 ：
3输入或通过串行输入：频率由FS0设置
接口见
表2
和
表6 。
这些输出受PCI_STOP ＃输入。
I / O
PCI输出/频率选择输入：
作为输出时，频率被设定在FS0 ： 3个输入端
或通过串行输入接口，见
表2
和
表6 。
这个输出是受
PCI_STOP ＃的输入。当输入时，锁存器数据选择CPU的频率和
PCI输出。
I / O
自由运行PCI输出：
3输入或通过串行输入：频率由FS0设置
接口见
表2
和
表6 。
这个输出是不受到PCI_STOP ＃输入。
当输入时，选择销3的功能如上述
表1中。
I
CLK_STOP ＃输入：
当拉低，影响了输出后的COM停止LOW
pleting一个完整的时钟周期（ 2-3个CPU时钟延迟） 。当拉高，影响输出
先从一个完整的时钟周期（ 2-3个CPU时钟延迟）开始。
O
自由运行IOAPIC输出：
这个输出是参考输入的缓冲版本
其不受该CPU_STOP ＃逻辑输入。它的摆动是由电压设定应用
到VDDQ3 。
I / O
IOAPIC输出：
提供14.318 MHz的固定频率。输出电压摆幅设置
通过电压施加到VDDQ3 。此输出被禁用时CLK_STOP ＃置为低电平。
I / O
48 - MHz的输出：
48MHz的是在正常操作中提供的。在标准系统中，这
输出可以被用作通用串行总线的参考。上电时， FS1
中描述的输入将被锁定，设置输出频率
表2中。
I / O
24 MHz的输出：
24兆赫时在正常操作中提供。在标准系统中，这
输出可以被用作时钟输入为一个超级I / O芯片。上电后， FS0输入
如上述将被锁定，设定输出频率
表2中。
I / O
参考输出：
14.318兆赫是在正常操作中提供的。上电时， FS2
中描述的输入将被锁定，设置输出频率
表2中。
I / O
固定14.318 MHz的输出0或PCI_STOP ＃引脚：
功能由MODE引脚决定。
该PCI_STOP ＃输入使PCI 0 ： 5时，输出高电平，它们会导致
保持在逻辑0时低。该PCI_STOP信号被锁存的上升沿
PCI_F 。其影响采取的下一个PCI_F时钟周期的地方。作为输出时，此引脚提供
一个固定的时钟信号频率相等的X1 / X2引脚提供的基准信号
（ 14.318兆赫） 。
I
缓冲输入引脚：
提供给这个输入端的信号进行缓冲，以17输出
（ SDRAM0 ： 16 ） 。
O
缓冲输出：
这些17专用输出提供信号的副本
在SDRAMIN输入提供。的摆动是由VDDQ3设置，并且它们被停用
当CLK_STOP ＃输入被设置为低。
PCI_F / MODE
8
CLK_STOP ＃
47
IOAPIC_F
54
IOAPIC0
48MHz/FS1
55
29
24MHz/FS0
30
REF1/FS2
REF0
（ PCI_STOP ＃ ）
2
3
SDRAMIN
SDRAM0 ： 16
17
44, 43, 41, 40,
39, 38, 36, 35,
22, 21, 19, 18,
33, 32, 25, 24,
46
28
27
5
SCLK
SDATA
X1
I
I / O
I
X2
VDDQ3
6
1, 7, 15, 20,
31, 37, 45, 50,
56
4, 10, 23, 26,
34, 42, 48, 53
I
P
GND
G
时钟引脚SMBus的电路。
数据引脚SMBus的电路。
晶体连接或外部基准频率输入：
该引脚具有双重功能
系统蒸发散。它可以被用作一个外部14.318 MHz的晶体连接或作为外部
参考频率输入。
水晶连接：
外部14.318 MHz的晶振输入连接。如果使用
外部基准电压源，该引脚必须悬空。
电源连接：
电源的核心逻辑， PLL电路， SDRAM输出缓冲器，
的PCI输出缓冲器中，参考输出缓冲器和48兆赫/ 24 -MHz的输出缓冲器。 CON-
NECT至3.3V 。
接地连接：
连接所有接地引脚到公共系统地平面。
文件编号： 38-07038牧师**
分页： 15 2
CY24239
功能说明
I / O引脚工作
引脚2 ， 8 ， 9 ， 29 ，和30是两用L / O引脚。加电后
了这些引脚用作逻辑输入，使测定
分配的设备功能。上电后短的时间内，
每个引脚的逻辑状态被锁存，引脚变为时钟
输出。此功能通过结合降低器件的引脚数
时钟输出与输入选择引脚。
外部10 - kΩ的“打包”电阻之间的连接
在L / O引脚与地或V
DD
。连接到地设置一个
锁存器为“ 0 ”，连接到V
DD
设置一个闩锁，以“1”。
图1
和
图2
表现为捆扎电阻2建议的方法
连接。
根据CY24239电时，所述第一2毫秒的操作使用
输入逻辑选择。在此期间，在5个I / O引脚（2，
8，9 ，29，30 ）的三态，从而使输出捆扎机
电阻上的L / O引脚拉引脚及其相关
电容式时钟负载为逻辑高电平或低电平状态。在
在2毫秒周期结束时，已建立的逻辑“0”或“1”的
在L / O引脚的状态被锁存。下一个输出缓冲区
启用后，将在L / O引脚到工作时钟输出。
2毫秒的计时器开始当V
DD
达到2.0V 。输入位
只能通过旋转V复位
DD
关闭，然后重新打开。
但是应当指出的是，捆扎电阻没有显Fi的
在时钟输出信号完整性着影响。该驱动器阻抗
时钟输出的ANCE （ <40Ω ，标称值） ，这是最低限度地AF-
由10 kΩ的带接地或V染
DD
。与该系列
端接电阻，输出电阻捆扎应
放在尽量靠近L / O引脚尽可能以保持
互连跟踪短。从电阻到跟踪
地面或V
DD
应保持小于2英寸长至
防止输入逻辑采样时系统噪声耦合。
当该时钟输出被使能之后2毫秒的输入
期间，特定网络版输出频率传递的引脚上，
假设V
DD
已趋于稳定。如果V
DD
还没有达到
满值时，输出频率最初可能低于目标，但会
提高到V一旦目标
DD
电压稳定。在这两种
情况下，一个短的输出时钟周期可以从制造
当启用输出CPU时钟输出。
V
DD
打包输出电阻
10 k
（ LOAD选项1 ）
CY24239
产量
卜FF器
POWER- ON
RESET
定时器
输出三态
HOLD
产量
低
D
系列终端电阻
R
时钟负载
10 k
（ LOAD选项0 ）
Q
数据
LATCH
通过负载电阻选项图1.输入逻辑选择
跳线设置
V
DD
10 k
CY24239
产量
卜FF器
POWER- ON
RESET
定时器
输出三态
HOLD
产量
低
D
打包输出电阻
系列终端电阻
R
时钟负载
电阻值R
Q
数据
LATCH
通过跳线选图2.输入逻辑选择
文件编号： 38-07038牧师**
第15 3
CY24239
扩展频谱频率时序发生器
该设备产生被频率调制的时钟
命令，以增加它占用的带宽。通过增加
基波及其谐波，上午的带宽
辐射电磁辐射的plitudes是重
缩小一次。这种效果是在描绘
网络连接gure 3 。
如图
图3中，
的调制时钟的高次谐波具有
振幅明显低于未调制的信号。该
降低幅度取决于谐波数
和频率偏差或扩散。该方程为
减少是
分贝= 6.5 + 9 *日志
10
（P）+ 9 *日志
10
(F)
哪里
P
是偏差的比例和
F
是频率
在兆赫其中，该衰减测量。
输出时钟被调制，在所示的波形
图4中。
该波形，如在讨论“扩频
时钟发生器为减少辐射排放“由
布什，费斯勒和哈丁，产生最大限度的降低
在辐射电磁辐射的幅度。该
选择偏离该芯片被指定
表6所示。图4
详细介绍了赛普拉斯的扩频模式。赛普拉斯并提供OP-
系统蒸发散与更多的传播和更大的EMI抑制。联系
您当地的销售代表，了解这些设备的详细信息。
扩频时钟被激活或停用SE-
中的数据字节0 lecting对位1-0的相应值
SMBus的数据流。请参阅
表7
了解更多详情。
降低EMI
传播
SPECTRUM
启用
不
传播
SPECTRUM
图3.时钟谐波带和不带SSCG调制的频域表示
最大
频率
10%
20%
30%
40%
50%
60%
70%
80%
90%
100%
10%
20%
30%
40%
50%
60%
70%
80%
90%
民
图4.典型的调制方式
文件编号： 38-07038牧师**
第15 4
100%
CY24239
串行数据接口
该CY24239设有两针，串行数据接口，可以
可用于配置用于控制内部寄存器的设置杆
特定器件的功能。上电时，该CY24239初始
用于表征使用默认寄存器设置，因此使用这种SE-的
里亚尔数据接口是可选的。串行接口只写
（在时钟芯片） ，是器件引脚的专用功能
SDATA和SCLOCK 。在主板上的应用， SDATA
和SCLOCK通常驱动的两个逻辑输出
表3.串行数据接口控制功能汇总
控制功能
输出禁用
描述
常见的应用
任何单个时钟输出（S ）可以被禁用。显示未使用的输出被禁止，以降低EMI
禁止时输出都在积极保持低电平。
和系统电源。例子是时钟输出
把未使用的PCI插槽。
提供CPU / PCI频率选择备用
由FS0中提供的选择： 3
销。频率在平稳和反对改变
受控的方式。
启用或禁用扩频时钟。
对于备用微处理器和电源
管理选项。平滑的频率转录
习得允许在CPU频率变化
正常的系统操作。
减少电磁干扰。
芯片组。时钟器件寄存器的变化通常由
在系统初始化时，如果有的话是必需的。接口
也可以为电源管理系统操作期间使用
换货功能。
表3
概括的控制功能
该串行数据接口。
手术
数据被写入到CY24239在11个字节的8位
每一个。字节被写入显示的顺序
表4 。
CPU时钟频率
选择
扩频
启用
输出三态
测试模式
（保留）
将所有的时钟输出为高阻状态。生产PCB测试。
所有的时钟输出切换相对于X1输入，接口制作PCB测试。
最终PLL被旁路。请参阅
表5 。
保留或函数为未来的器件版本亲没有用户应用程序。寄存器位必须令状
生产器件的测试。
10为0 。
表4字节写入顺序
字节序
1
字节名称
从机地址
比特序列
11010010
字节说明
命令CY24239接受比特数据字节0-7内部
寄存器的配置。自其它设备可存在于相同的COM
周一串行数据总线，它必须有一个特定的从机地址为
每一个潜在的接收器。从机接收地址为CY24239是
如果从机地址不11010010.寄存器的设置将不能进行
正确的（或者是一个备用的从接收器） 。
未使用的CY24239 ，因此位值将被忽略（ “无关” ） 。
这个字节必须被包括在数据的写入顺序，以维持适当的
字节分配。命令代码字节是标准的串行部分
通信协议和写入到另一个AD-时，可以使用
穿着从接收的串行数据总线上。
未使用的CY24239 ，因此位值将被忽略（ “无关” ） 。
这个字节必须被包括在数据的写入顺序，以维持适当的
字节分配。字节数字节是标准的COM串口的一部分
通信协议和写入到另一个AD-时，可以使用
穿着从接收的串行数据总线上。
在数据字节的数据位0-7集内部CY24239注册了
控制设备操作。数据位仅接受这种吸附时
裙字节的比特序列是11010010 ，如上所述。为了说明
位的控制功能，是指
表5
数据字节串行配置
地图。
2
命令
CODE
不在乎
3
字节数
不在乎
4
5
6
7
8
9
10
11
数据字节0
数据字节1
数据字节2
数据字节3
数据字节4
数据字节5
数据字节6
数据字节7
请参阅
表5
不在乎
未使用的CY24239 ，因此位值将被忽略（ “无关” ） 。
文件编号： 38-07038牧师**
第15个5
39
CY24239
扩展频谱频率时序发生器
特点
采用Cypress的传播最大化EMI抑制
频谱技术
-1.2 ％和-2.4 ％，扩频支持
三份CPU输出
七份PCI输出
一个48 MHz的输出， USB / 1个24兆赫的SIO
双缓冲基准输出
两个输出IOAPIC
十七SDRAM输出提供支持
4个DIMM
SMBus接口进行编程
电源管理控制输入
表2.引脚可选频率
输入地址
CPU_F ，
CPU1 ： 2
FS3 FS2 FS1 FS0
（兆赫）
1
1
1
1
91.66
1
1
1
0
75.0
1
1
0
1
100.0
1
1
0
0
83.3
1
0
1
1
66.6
1
0
1
0
105.0
1
0
0
1
110.0
1
0
0
0
133.3
0
1
1
1
91.66
0
1
1
0
75.0
0
1
0
1
100.0
0
1
0
0
83.3
0
0
1
1
91.66
0
0
1
0
75.0
0
0
0
1
100.0
0
0
0
0
83.3
PCI_F ，
PCI0 ： 5
（兆赫）
30.5
25.0
33.3
27.76
33.3
26.3
27.5
33.3
30.5
25.0
33.3
27.76
30.5
25.0
33.3
27.76
传播
光谱
特鲁姆
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
–1.2%
–1.2%
–1.2%
–1.2%
–2.4%
–2.4%
–2.4%
–2.4%
关键的特定连接的阳离子
CPU周期到周期抖动： .......................................... 250 PS
CPU到CPU输出偏斜： ......................................... 350 PS
PCI到PCI输出偏斜： ............................................ 500 PS
SDRAMIN到SDRAM0 ： 16延迟： .......................... 3.7纳秒（典型值） 。
V
DDQ3
: .................................................................... 3.3V±5%
表1模式输入表
模式
0
1
3脚
PCI_STOP ＃
REF0
框图
VDDQ3
REF0/(PCI_STOP#)
X1
X2
XTAL
OSC
REF1/FS2
PLL的参考频率
停止
时钟
控制
引脚配置
[1]
VDDQ3
REF1/FS2
REF0/(PCI_STOP#)
GND
X1
X2
VDDQ3
PCI_F / MODE
PCI0/FS3
GND
PCI1
PCI2
PCI3
PCI4
VDDQ3
PCI5
SDRAMIN
SDRAM11
SDRAM10
VDDQ3
SDRAM9
SDRAM8
GND
SDRAM15
SDRAM14
GND
SDATA
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VDDQ3
IOAPIC0
IOAPIC_F
GND
CPU_F
CPU1
VDDQ3
CPU2
GND
CLK_STOP ＃
SDRAM16
VDDQ3
SDRAM0
SDRAM1
GND
SDRAM2
SDRAM3
SDRAM4
SDRAM5
VDDQ3
SDRAM6
SDRAM7
GND
SDRAM12
SDRAM13
VDDQ3
24MHz/FS0
48MHz/FS1
I / O引脚
控制
CLK_STOP ＃
VDDQ3
IOAPIC_F
IOAPIC0
VDDQ3
CPU_F
CY24239
PLL 1
÷2,3,4
停止
时钟
控制
CPU1
CPU2
VDDQ3
PCI_F / MODE
PCI0/FS3
PCI1
PCI2
PCI3
停止
时钟
控制
SDATA
SCLK
SMBUS
逻辑
PCI4
PCI5
VDDQ3
PLL2
停止
时钟
控制
48MHz/FS1
24MHz/FS0
VDDQ3
SDRAM0 ： 16
17
SDRAMIN
注意：
1.内部上拉电阻不应加以依赖设置I / O
引脚为高电平。带括号的引脚功能由MODE引脚决定
电阻捆扎。不像其他的I / O管脚，输入FS3具有内部
下拉电阻。
Intel是Intel Corporation的注册商标。
赛普拉斯半导体公司
文件编号： 38-07038牧师**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2001年5月18日
CY24239
引脚德网络nitions
引脚名称
CPU1 ： 2
CPU_F
PCI1 ： 5
PCI0/FS3
PIN号
51, 49
52
11, 12, 13, 14,
16
9
针
TYPE
引脚说明
O
CPU输出1和2 ：
3输入或通过串行输入：频率由FS0设置
接口见
表2
和
表6 。
这些输出受CLK_STOP ＃输入。
O
自由运行的CPU输出：
3输入或通过串行输入：频率由FS0设置
接口见
表2
和
表6 。
这个输出是不受到CLK_STOP ＃输入。
O
PCI输出1到5 ：
3输入或通过串行输入：频率由FS0设置
接口见
表2
和
表6 。
这些输出受PCI_STOP ＃输入。
I / O
PCI输出/频率选择输入：
作为输出时，频率被设定在FS0 ： 3个输入端
或通过串行输入接口，见
表2
和
表6 。
这个输出是受
PCI_STOP ＃的输入。当输入时，锁存器数据选择CPU的频率和
PCI输出。
I / O
自由运行PCI输出：
3输入或通过串行输入：频率由FS0设置
接口见
表2
和
表6 。
这个输出是不受到PCI_STOP ＃输入。
当输入时，选择销3的功能如上述
表1中。
I
CLK_STOP ＃输入：
当拉低，影响了输出后的COM停止LOW
pleting一个完整的时钟周期（ 2-3个CPU时钟延迟） 。当拉高，影响输出
先从一个完整的时钟周期（ 2-3个CPU时钟延迟）开始。
O
自由运行IOAPIC输出：
这个输出是参考输入的缓冲版本
其不受该CPU_STOP ＃逻辑输入。它的摆动是由电压设定应用
到VDDQ3 。
I / O
IOAPIC输出：
提供14.318 MHz的固定频率。输出电压摆幅设置
通过电压施加到VDDQ3 。此输出被禁用时CLK_STOP ＃置为低电平。
I / O
48 - MHz的输出：
48MHz的是在正常操作中提供的。在标准系统中，这
输出可以被用作通用串行总线的参考。上电时， FS1
中描述的输入将被锁定，设置输出频率
表2中。
I / O
24 MHz的输出：
24兆赫时在正常操作中提供。在标准系统中，这
输出可以被用作时钟输入为一个超级I / O芯片。上电后， FS0输入
如上述将被锁定，设定输出频率
表2中。
I / O
参考输出：
14.318兆赫是在正常操作中提供的。上电时， FS2
中描述的输入将被锁定，设置输出频率
表2中。
I / O
固定14.318 MHz的输出0或PCI_STOP ＃引脚：
功能由MODE引脚决定。
该PCI_STOP ＃输入使PCI 0 ： 5时，输出高电平，它们会导致
保持在逻辑0时低。该PCI_STOP信号被锁存的上升沿
PCI_F 。其影响采取的下一个PCI_F时钟周期的地方。作为输出时，此引脚提供
一个固定的时钟信号频率相等的X1 / X2引脚提供的基准信号
（ 14.318兆赫） 。
I
缓冲输入引脚：
提供给这个输入端的信号进行缓冲，以17输出
（ SDRAM0 ： 16 ） 。
O
缓冲输出：
这些17专用输出提供信号的副本
在SDRAMIN输入提供。的摆动是由VDDQ3设置，并且它们被停用
当CLK_STOP ＃输入被设置为低。
PCI_F / MODE
8
CLK_STOP ＃
47
IOAPIC_F
54
IOAPIC0
48MHz/FS1
55
29
24MHz/FS0
30
REF1/FS2
REF0
（ PCI_STOP ＃ ）
2
3
SDRAMIN
SDRAM0 ： 16
17
44, 43, 41, 40,
39, 38, 36, 35,
22, 21, 19, 18,
33, 32, 25, 24,
46
28
27
5
SCLK
SDATA
X1
I
I / O
I
X2
VDDQ3
6
1, 7, 15, 20,
31, 37, 45, 50,
56
4, 10, 23, 26,
34, 42, 48, 53
I
P
GND
G
时钟引脚SMBus的电路。
数据引脚SMBus的电路。
晶体连接或外部基准频率输入：
该引脚具有双重功能
系统蒸发散。它可以被用作一个外部14.318 MHz的晶体连接或作为外部
参考频率输入。
水晶连接：
外部14.318 MHz的晶振输入连接。如果使用
外部基准电压源，该引脚必须悬空。
电源连接：
电源的核心逻辑， PLL电路， SDRAM输出缓冲器，
的PCI输出缓冲器中，参考输出缓冲器和48兆赫/ 24 -MHz的输出缓冲器。 CON-
NECT至3.3V 。
接地连接：
连接所有接地引脚到公共系统地平面。
文件编号： 38-07038牧师**
分页： 15 2
CY24239
功能说明
I / O引脚工作
引脚2 ， 8 ， 9 ， 29 ，和30是两用L / O引脚。加电后
了这些引脚用作逻辑输入，使测定
分配的设备功能。上电后短的时间内，
每个引脚的逻辑状态被锁存，引脚变为时钟
输出。此功能通过结合降低器件的引脚数
时钟输出与输入选择引脚。
外部10 - kΩ的“打包”电阻之间的连接
在L / O引脚与地或V
DD
。连接到地设置一个
锁存器为“ 0 ”，连接到V
DD
设置一个闩锁，以“1”。
图1
和
图2
表现为捆扎电阻2建议的方法
连接。
根据CY24239电时，所述第一2毫秒的操作使用
输入逻辑选择。在此期间，在5个I / O引脚（2，
8，9 ，29，30 ）的三态，从而使输出捆扎机
电阻上的L / O引脚拉引脚及其相关
电容式时钟负载为逻辑高电平或低电平状态。在
在2毫秒周期结束时，已建立的逻辑“0”或“1”的
在L / O引脚的状态被锁存。下一个输出缓冲区
启用后，将在L / O引脚到工作时钟输出。
2毫秒的计时器开始当V
DD
达到2.0V 。输入位
只能通过旋转V复位
DD
关闭，然后重新打开。
但是应当指出的是，捆扎电阻没有显Fi的
在时钟输出信号完整性着影响。该驱动器阻抗
时钟输出的ANCE （ <40Ω ，标称值） ，这是最低限度地AF-
由10 kΩ的带接地或V染
DD
。与该系列
端接电阻，输出电阻捆扎应
放在尽量靠近L / O引脚尽可能以保持
互连跟踪短。从电阻到跟踪
地面或V
DD
应保持小于2英寸长至
防止输入逻辑采样时系统噪声耦合。
当该时钟输出被使能之后2毫秒的输入
期间，特定网络版输出频率传递的引脚上，
假设V
DD
已趋于稳定。如果V
DD
还没有达到
满值时，输出频率最初可能低于目标，但会
提高到V一旦目标
DD
电压稳定。在这两种
情况下，一个短的输出时钟周期可以从制造
当启用输出CPU时钟输出。
V
DD
打包输出电阻
10 k
（ LOAD选项1 ）
CY24239
产量
卜FF器
POWER- ON
RESET
定时器
输出三态
HOLD
产量
低
D
系列终端电阻
R
时钟负载
10 k
（ LOAD选项0 ）
Q
数据
LATCH
通过负载电阻选项图1.输入逻辑选择
跳线设置
V
DD
10 k
CY24239
产量
卜FF器
POWER- ON
RESET
定时器
输出三态
HOLD
产量
低
D
打包输出电阻
系列终端电阻
R
时钟负载
电阻值R
Q
数据
LATCH
通过跳线选图2.输入逻辑选择
文件编号： 38-07038牧师**
第15 3
CY24239
扩展频谱频率时序发生器
该设备产生被频率调制的时钟
命令，以增加它占用的带宽。通过增加
基波及其谐波，上午的带宽
辐射电磁辐射的plitudes是重
缩小一次。这种效果是在描绘
网络连接gure 3 。
如图
图3中，
的调制时钟的高次谐波具有
振幅明显低于未调制的信号。该
降低幅度取决于谐波数
和频率偏差或扩散。该方程为
减少是
分贝= 6.5 + 9 *日志
10
（P）+ 9 *日志
10
(F)
哪里
P
是偏差的比例和
F
是频率
在兆赫其中，该衰减测量。
输出时钟被调制，在所示的波形
图4中。
该波形，如在讨论“扩频
时钟发生器为减少辐射排放“由
布什，费斯勒和哈丁，产生最大限度的降低
在辐射电磁辐射的幅度。该
选择偏离该芯片被指定
表6所示。图4
详细介绍了赛普拉斯的扩频模式。赛普拉斯并提供OP-
系统蒸发散与更多的传播和更大的EMI抑制。联系
您当地的销售代表，了解这些设备的详细信息。
扩频时钟被激活或停用SE-
中的数据字节0 lecting对位1-0的相应值
SMBus的数据流。请参阅
表7
了解更多详情。
降低EMI
传播
SPECTRUM
启用
不
传播
SPECTRUM
图3.时钟谐波带和不带SSCG调制的频域表示
最大
频率
10%
20%
30%
40%
50%
60%
70%
80%
90%
100%
10%
20%
30%
40%
50%
60%
70%
80%
90%
民
图4.典型的调制方式
文件编号： 38-07038牧师**
第15 4
100%
CY24239
串行数据接口
该CY24239设有两针，串行数据接口，可以
可用于配置用于控制内部寄存器的设置杆
特定器件的功能。上电时，该CY24239初始
用于表征使用默认寄存器设置，因此使用这种SE-的
里亚尔数据接口是可选的。串行接口只写
（在时钟芯片） ，是器件引脚的专用功能
SDATA和SCLOCK 。在主板上的应用， SDATA
和SCLOCK通常驱动的两个逻辑输出
表3.串行数据接口控制功能汇总
控制功能
输出禁用
描述
常见的应用
任何单个时钟输出（S ）可以被禁用。显示未使用的输出被禁止，以降低EMI
禁止时输出都在积极保持低电平。
和系统电源。例子是时钟输出
把未使用的PCI插槽。
提供CPU / PCI频率选择备用
由FS0中提供的选择： 3
销。频率在平稳和反对改变
受控的方式。
启用或禁用扩频时钟。
对于备用微处理器和电源
管理选项。平滑的频率转录
习得允许在CPU频率变化
正常的系统操作。
减少电磁干扰。
芯片组。时钟器件寄存器的变化通常由
在系统初始化时，如果有的话是必需的。接口
也可以为电源管理系统操作期间使用
换货功能。
表3
概括的控制功能
该串行数据接口。
手术
数据被写入到CY24239在11个字节的8位
每一个。字节被写入显示的顺序
表4 。
CPU时钟频率
选择
扩频
启用
输出三态
测试模式
（保留）
将所有的时钟输出为高阻状态。生产PCB测试。
所有的时钟输出切换相对于X1输入，接口制作PCB测试。
最终PLL被旁路。请参阅
表5 。
保留或函数为未来的器件版本亲没有用户应用程序。寄存器位必须令状
生产器件的测试。
10为0 。
表4字节写入顺序
字节序
1
字节名称
从机地址
比特序列
11010010
字节说明
命令CY24239接受比特数据字节0-7内部
寄存器的配置。自其它设备可存在于相同的COM
周一串行数据总线，它必须有一个特定的从机地址为
每一个潜在的接收器。从机接收地址为CY24239是
如果从机地址不11010010.寄存器的设置将不能进行
正确的（或者是一个备用的从接收器） 。
未使用的CY24239 ，因此位值将被忽略（ “无关” ） 。
这个字节必须被包括在数据的写入顺序，以维持适当的
字节分配。命令代码字节是标准的串行部分
通信协议和写入到另一个AD-时，可以使用
穿着从接收的串行数据总线上。
未使用的CY24239 ，因此位值将被忽略（ “无关” ） 。
这个字节必须被包括在数据的写入顺序，以维持适当的
字节分配。字节数字节是标准的COM串口的一部分
通信协议和写入到另一个AD-时，可以使用
穿着从接收的串行数据总线上。
在数据字节的数据位0-7集内部CY24239注册了
控制设备操作。数据位仅接受这种吸附时
裙字节的比特序列是11010010 ，如上所述。为了说明
位的控制功能，是指
表5
数据字节串行配置
地图。
2
命令
CODE
不在乎
3
字节数
不在乎
4
5
6
7
8
9
10
11
数据字节0
数据字节1
数据字节2
数据字节3
数据字节4
数据字节5
数据字节6
数据字节7
请参阅
表5
不在乎
未使用的CY24239 ，因此位值将被忽略（ “无关” ） 。
文件编号： 38-07038牧师**
第15个5
39
CY24239
扩展频谱频率时序发生器
特点
采用Cypress的传播最大化EMI抑制
频谱技术
-1.2 ％和-2.4 ％，扩频支持
三份CPU输出
七份PCI输出
一个48 MHz的输出， USB / 1个24兆赫的SIO
双缓冲基准输出
两个输出IOAPIC
十七SDRAM输出提供支持
4个DIMM
SMBus接口进行编程
电源管理控制输入
表2.引脚可选频率
输入地址
CPU_F ，
CPU1 ： 2
FS3 FS2 FS1 FS0
（兆赫）
1
1
1
1
91.66
1
1
1
0
75.0
1
1
0
1
100.0
1
1
0
0
83.3
1
0
1
1
66.6
1
0
1
0
105.0
1
0
0
1
110.0
1
0
0
0
133.3
0
1
1
1
91.66
0
1
1
0
75.0
0
1
0
1
100.0
0
1
0
0
83.3
0
0
1
1
91.66
0
0
1
0
75.0
0
0
0
1
100.0
0
0
0
0
83.3
PCI_F ，
PCI0 ： 5
（兆赫）
30.5
25.0
33.3
27.76
33.3
26.3
27.5
33.3
30.5
25.0
33.3
27.76
30.5
25.0
33.3
27.76
传播
光谱
特鲁姆
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
–1.2%
–1.2%
–1.2%
–1.2%
–2.4%
–2.4%
–2.4%
–2.4%
关键的特定连接的阳离子
CPU周期到周期抖动： .......................................... 250 PS
CPU到CPU输出偏斜： ......................................... 350 PS
PCI到PCI输出偏斜： ............................................ 500 PS
SDRAMIN到SDRAM0 ： 16延迟： .......................... 3.7纳秒（典型值） 。
V
DDQ3
: .................................................................... 3.3V±5%
表1模式输入表
模式
0
1
3脚
PCI_STOP ＃
REF0
框图
VDDQ3
REF0/(PCI_STOP#)
X1
X2
XTAL
OSC
REF1/FS2
PLL的参考频率
停止
时钟
控制
引脚配置
[1]
VDDQ3
REF1/FS2
REF0/(PCI_STOP#)
GND
X1
X2
VDDQ3
PCI_F / MODE
PCI0/FS3
GND
PCI1
PCI2
PCI3
PCI4
VDDQ3
PCI5
SDRAMIN
SDRAM11
SDRAM10
VDDQ3
SDRAM9
SDRAM8
GND
SDRAM15
SDRAM14
GND
SDATA
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VDDQ3
IOAPIC0
IOAPIC_F
GND
CPU_F
CPU1
VDDQ3
CPU2
GND
CLK_STOP ＃
SDRAM16
VDDQ3
SDRAM0
SDRAM1
GND
SDRAM2
SDRAM3
SDRAM4
SDRAM5
VDDQ3
SDRAM6
SDRAM7
GND
SDRAM12
SDRAM13
VDDQ3
24MHz/FS0
48MHz/FS1
I / O引脚
控制
CLK_STOP ＃
VDDQ3
IOAPIC_F
IOAPIC0
VDDQ3
CPU_F
CY24239
PLL 1
÷2,3,4
停止
时钟
控制
CPU1
CPU2
VDDQ3
PCI_F / MODE
PCI0/FS3
PCI1
PCI2
PCI3
停止
时钟
控制
SDATA
SCLK
SMBUS
逻辑
PCI4
PCI5
VDDQ3
PLL2
停止
时钟
控制
48MHz/FS1
24MHz/FS0
VDDQ3
SDRAM0 ： 16
17
SDRAMIN
注意：
1.内部上拉电阻不应加以依赖设置I / O
引脚为高电平。带括号的引脚功能由MODE引脚决定
电阻捆扎。不像其他的I / O管脚，输入FS3具有内部
下拉电阻。
Intel是Intel Corporation的注册商标。
赛普拉斯半导体公司
文件编号： 38-07038牧师**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2001年5月18日
CY24239
引脚德网络nitions
引脚名称
CPU1 ： 2
CPU_F
PCI1 ： 5
PCI0/FS3
PIN号
51, 49
52
11, 12, 13, 14,
16
9
针
TYPE
引脚说明
O
CPU输出1和2 ：
3输入或通过串行输入：频率由FS0设置
接口见
表2
和
表6 。
这些输出受CLK_STOP ＃输入。
O
自由运行的CPU输出：
3输入或通过串行输入：频率由FS0设置
接口见
表2
和
表6 。
这个输出是不受到CLK_STOP ＃输入。
O
PCI输出1到5 ：
3输入或通过串行输入：频率由FS0设置
接口见
表2
和
表6 。
这些输出受PCI_STOP ＃输入。
I / O
PCI输出/频率选择输入：
作为输出时，频率被设定在FS0 ： 3个输入端
或通过串行输入接口，见
表2
和
表6 。
这个输出是受
PCI_STOP ＃的输入。当输入时，锁存器数据选择CPU的频率和
PCI输出。
I / O
自由运行PCI输出：
3输入或通过串行输入：频率由FS0设置
接口见
表2
和
表6 。
这个输出是不受到PCI_STOP ＃输入。
当输入时，选择销3的功能如上述
表1中。
I
CLK_STOP ＃输入：
当拉低，影响了输出后的COM停止LOW
pleting一个完整的时钟周期（ 2-3个CPU时钟延迟） 。当拉高，影响输出
先从一个完整的时钟周期（ 2-3个CPU时钟延迟）开始。
O
自由运行IOAPIC输出：
这个输出是参考输入的缓冲版本
其不受该CPU_STOP ＃逻辑输入。它的摆动是由电压设定应用
到VDDQ3 。
I / O
IOAPIC输出：
提供14.318 MHz的固定频率。输出电压摆幅设置
通过电压施加到VDDQ3 。此输出被禁用时CLK_STOP ＃置为低电平。
I / O
48 - MHz的输出：
48MHz的是在正常操作中提供的。在标准系统中，这
输出可以被用作通用串行总线的参考。上电时， FS1
中描述的输入将被锁定，设置输出频率
表2中。
I / O
24 MHz的输出：
24兆赫时在正常操作中提供。在标准系统中，这
输出可以被用作时钟输入为一个超级I / O芯片。上电后， FS0输入
如上述将被锁定，设定输出频率
表2中。
I / O
参考输出：
14.318兆赫是在正常操作中提供的。上电时， FS2
中描述的输入将被锁定，设置输出频率
表2中。
I / O
固定14.318 MHz的输出0或PCI_STOP ＃引脚：
功能由MODE引脚决定。
该PCI_STOP ＃输入使PCI 0 ： 5时，输出高电平，它们会导致
保持在逻辑0时低。该PCI_STOP信号被锁存的上升沿
PCI_F 。其影响采取的下一个PCI_F时钟周期的地方。作为输出时，此引脚提供
一个固定的时钟信号频率相等的X1 / X2引脚提供的基准信号
（ 14.318兆赫） 。
I
缓冲输入引脚：
提供给这个输入端的信号进行缓冲，以17输出
（ SDRAM0 ： 16 ） 。
O
缓冲输出：
这些17专用输出提供信号的副本
在SDRAMIN输入提供。的摆动是由VDDQ3设置，并且它们被停用
当CLK_STOP ＃输入被设置为低。
PCI_F / MODE
8
CLK_STOP ＃
47
IOAPIC_F
54
IOAPIC0
48MHz/FS1
55
29
24MHz/FS0
30
REF1/FS2
REF0
（ PCI_STOP ＃ ）
2
3
SDRAMIN
SDRAM0 ： 16
17
44, 43, 41, 40,
39, 38, 36, 35,
22, 21, 19, 18,
33, 32, 25, 24,
46
28
27
5
SCLK
SDATA
X1
I
I / O
I
X2
VDDQ3
6
1, 7, 15, 20,
31, 37, 45, 50,
56
4, 10, 23, 26,
34, 42, 48, 53
I
P
GND
G
时钟引脚SMBus的电路。
数据引脚SMBus的电路。
晶体连接或外部基准频率输入：
该引脚具有双重功能
系统蒸发散。它可以被用作一个外部14.318 MHz的晶体连接或作为外部
参考频率输入。
水晶连接：
外部14.318 MHz的晶振输入连接。如果使用
外部基准电压源，该引脚必须悬空。
电源连接：
电源的核心逻辑， PLL电路， SDRAM输出缓冲器，
的PCI输出缓冲器中，参考输出缓冲器和48兆赫/ 24 -MHz的输出缓冲器。 CON-
NECT至3.3V 。
接地连接：
连接所有接地引脚到公共系统地平面。
文件编号： 38-07038牧师**
分页： 15 2
CY24239
功能说明
I / O引脚工作
引脚2 ， 8 ， 9 ， 29 ，和30是两用L / O引脚。加电后
了这些引脚用作逻辑输入，使测定
分配的设备功能。上电后短的时间内，
每个引脚的逻辑状态被锁存，引脚变为时钟
输出。此功能通过结合降低器件的引脚数
时钟输出与输入选择引脚。
外部10 - kΩ的“打包”电阻之间的连接
在L / O引脚与地或V
DD
。连接到地设置一个
锁存器为“ 0 ”，连接到V
DD
设置一个闩锁，以“1”。
图1
和
图2
表现为捆扎电阻2建议的方法
连接。
根据CY24239电时，所述第一2毫秒的操作使用
输入逻辑选择。在此期间，在5个I / O引脚（2，
8，9 ，29，30 ）的三态，从而使输出捆扎机
电阻上的L / O引脚拉引脚及其相关
电容式时钟负载为逻辑高电平或低电平状态。在
在2毫秒周期结束时，已建立的逻辑“0”或“1”的
在L / O引脚的状态被锁存。下一个输出缓冲区
启用后，将在L / O引脚到工作时钟输出。
2毫秒的计时器开始当V
DD
达到2.0V 。输入位
只能通过旋转V复位
DD
关闭，然后重新打开。
但是应当指出的是，捆扎电阻没有显Fi的
在时钟输出信号完整性着影响。该驱动器阻抗
时钟输出的ANCE （ <40Ω ，标称值） ，这是最低限度地AF-
由10 kΩ的带接地或V染
DD
。与该系列
端接电阻，输出电阻捆扎应
放在尽量靠近L / O引脚尽可能以保持
互连跟踪短。从电阻到跟踪
地面或V
DD
应保持小于2英寸长至
防止输入逻辑采样时系统噪声耦合。
当该时钟输出被使能之后2毫秒的输入
期间，特定网络版输出频率传递的引脚上，
假设V
DD
已趋于稳定。如果V
DD
还没有达到
满值时，输出频率最初可能低于目标，但会
提高到V一旦目标
DD
电压稳定。在这两种
情况下，一个短的输出时钟周期可以从制造
当启用输出CPU时钟输出。
V
DD
打包输出电阻
10 k
（ LOAD选项1 ）
CY24239
产量
卜FF器
POWER- ON
RESET
定时器
输出三态
HOLD
产量
低
D
系列终端电阻
R
时钟负载
10 k
（ LOAD选项0 ）
Q
数据
LATCH
通过负载电阻选项图1.输入逻辑选择
跳线设置
V
DD
10 k
CY24239
产量
卜FF器
POWER- ON
RESET
定时器
输出三态
HOLD
产量
低
D
打包输出电阻
系列终端电阻
R
时钟负载
电阻值R
Q
数据
LATCH
通过跳线选图2.输入逻辑选择
文件编号： 38-07038牧师**
第15 3
CY24239
扩展频谱频率时序发生器
该设备产生被频率调制的时钟
命令，以增加它占用的带宽。通过增加
基波及其谐波，上午的带宽
辐射电磁辐射的plitudes是重
缩小一次。这种效果是在描绘
网络连接gure 3 。
如图
图3中，
的调制时钟的高次谐波具有
振幅明显低于未调制的信号。该
降低幅度取决于谐波数
和频率偏差或扩散。该方程为
减少是
分贝= 6.5 + 9 *日志
10
（P）+ 9 *日志
10
(F)
哪里
P
是偏差的比例和
F
是频率
在兆赫其中，该衰减测量。
输出时钟被调制，在所示的波形
图4中。
该波形，如在讨论“扩频
时钟发生器为减少辐射排放“由
布什，费斯勒和哈丁，产生最大限度的降低
在辐射电磁辐射的幅度。该
选择偏离该芯片被指定
表6所示。图4
详细介绍了赛普拉斯的扩频模式。赛普拉斯并提供OP-
系统蒸发散与更多的传播和更大的EMI抑制。联系
您当地的销售代表，了解这些设备的详细信息。
扩频时钟被激活或停用SE-
中的数据字节0 lecting对位1-0的相应值
SMBus的数据流。请参阅
表7
了解更多详情。
降低EMI
传播
SPECTRUM
启用
不
传播
SPECTRUM
图3.时钟谐波带和不带SSCG调制的频域表示
最大
频率
10%
20%
30%
40%
50%
60%
70%
80%
90%
100%
10%
20%
30%
40%
50%
60%
70%
80%
90%
民
图4.典型的调制方式
文件编号： 38-07038牧师**
第15 4
100%
CY24239
串行数据接口
该CY24239设有两针，串行数据接口，可以
可用于配置用于控制内部寄存器的设置杆
特定器件的功能。上电时，该CY24239初始
用于表征使用默认寄存器设置，因此使用这种SE-的
里亚尔数据接口是可选的。串行接口只写
（在时钟芯片） ，是器件引脚的专用功能
SDATA和SCLOCK 。在主板上的应用， SDATA
和SCLOCK通常驱动的两个逻辑输出
表3.串行数据接口控制功能汇总
控制功能
输出禁用
描述
常见的应用
任何单个时钟输出（S ）可以被禁用。显示未使用的输出被禁止，以降低EMI
禁止时输出都在积极保持低电平。
和系统电源。例子是时钟输出
把未使用的PCI插槽。
提供CPU / PCI频率选择备用
由FS0中提供的选择： 3
销。频率在平稳和反对改变
受控的方式。
启用或禁用扩频时钟。
对于备用微处理器和电源
管理选项。平滑的频率转录
习得允许在CPU频率变化
正常的系统操作。
减少电磁干扰。
芯片组。时钟器件寄存器的变化通常由
在系统初始化时，如果有的话是必需的。接口
也可以为电源管理系统操作期间使用
换货功能。
表3
概括的控制功能
该串行数据接口。
手术
数据被写入到CY24239在11个字节的8位
每一个。字节被写入显示的顺序
表4 。
CPU时钟频率
选择
扩频
启用
输出三态
测试模式
（保留）
将所有的时钟输出为高阻状态。生产PCB测试。
所有的时钟输出切换相对于X1输入，接口制作PCB测试。
最终PLL被旁路。请参阅
表5 。
保留或函数为未来的器件版本亲没有用户应用程序。寄存器位必须令状
生产器件的测试。
10为0 。
表4字节写入顺序
字节序
1
字节名称
从机地址
比特序列
11010010
字节说明
命令CY24239接受比特数据字节0-7内部
寄存器的配置。自其它设备可存在于相同的COM
周一串行数据总线，它必须有一个特定的从机地址为
每一个潜在的接收器。从机接收地址为CY24239是
如果从机地址不11010010.寄存器的设置将不能进行
正确的（或者是一个备用的从接收器） 。
未使用的CY24239 ，因此位值将被忽略（ “无关” ） 。
这个字节必须被包括在数据的写入顺序，以维持适当的
字节分配。命令代码字节是标准的串行部分
通信协议和写入到另一个AD-时，可以使用
穿着从接收的串行数据总线上。
未使用的CY24239 ，因此位值将被忽略（ “无关” ） 。
这个字节必须被包括在数据的写入顺序，以维持适当的
字节分配。字节数字节是标准的COM串口的一部分
通信协议和写入到另一个AD-时，可以使用
穿着从接收的串行数据总线上。
在数据字节的数据位0-7集内部CY24239注册了
控制设备操作。数据位仅接受这种吸附时
裙字节的比特序列是11010010 ，如上所述。为了说明
位的控制功能，是指
表5
数据字节串行配置
地图。
2
命令
CODE
不在乎
3
字节数
不在乎
4
5
6
7
8
9
10
11
数据字节0
数据字节1
数据字节2
数据字节3
数据字节4
数据字节5
数据字节6
数据字节7
请参阅
表5
不在乎
未使用的CY24239 ，因此位值将被忽略（ “无关” ） 。
文件编号： 38-07038牧师**
第15个5
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