【CY23FP12200 - MHz的现场可编程零延迟缓冲器特点完全现场可编程- 输入和输出分频器- 】,IC型号CY23FP12OXI,CY23FP12OXI PDF资料,CY23FP12OXI经销商,ic,电子元器件-51电子网

CY23FP12

200 - MHz的现场可编程零延迟缓冲器

特点

完全现场可编程

- 输入和输出分频器

- 反相/同相输出

- 锁相环（PLL），或者扇出缓冲器组态

配给

10 MHz至200 MHz的工作范围

分割2.5V或3.3V输出

两个LVCMOS的参考输入

十二低偏移输出

—

35ps （典型值）。输出至输出偏斜（同频率）

110 ps的典型。循环周期抖动（频率相同）

三stateable输出

< 50 μA关机电流

传播感知

28引脚SSOP

3.3V工作电压

工业应用温度

功能说明

该CY23FP12是一款高性能全领域，编程

序的200兆赫零延迟缓冲器设计用于高速

时钟分配。集成的PLL设计用于低抖动

优化的噪声抑制。这些参数是

使用的系统参考时钟分配关键

高性能ASIC和微处理器。

该CY23FP12是通过批量或原型完全可编程

程序员使用户能够定义一个应用程序

阳离子专用零延迟缓冲器，带有自定义的输入和

输出分频器，反馈拓扑结构（内部/外部），输出

倒置，输出驱动强度。对于额外的灵活性，

用户可以混合和匹配多种功能，在上市

表2

和集分配给的任一项所述的特定功能

四种可能的S1 -S2控制位的组合。此功能

允许四个不同性格的实施，

可选择与S1- S2位，在单个编程的硅。

该CY23FP12还设有一个专用的自动断电

电路关断器件的情况下的REF失败，

导致小于50

的电流消耗。

该CY23FP12提供12路输出分为两间银行

与单独的电源引脚可以连接

独立于任何一个2.5V或3.3V电压轨。

可选的参考输入是容错功能，

在允许无干扰切换到辅助时钟源

当REFSEL被认定/禁止。

框图

VDDC

VDDA

CLKA0

锁定检测

引脚配置

SSOP

顶视图

REF2

REF1

CLKB0

CLKB1

SSB

CLKB2

CLKB3

DDB

SSB

CLKB4

CLKB5

DDB

DDC

CLKA1

CLKA2

CLKA3

REFSEL

FBK

CLKA0

CLKA1

SSA

CLKA2

CLKA3

DDA

SSA

CLKA4

CLKA5

DDA

SSC

REFSEL

REF1

REF2

FBK

100

400MHz

PLL

CLKA4

CLKA5

VSSA

VDDB

CLKB0

CLKB1

CLKB2

CLKB3

测试逻辑

S[2:1]

VSSC

功能

选择

CLKB4

CLKB5

VSSB

赛普拉斯半导体公司

文件编号： 38-07246牧师* E

3901北一街

圣荷西

CA 95134

408-943-2600

修订后的2004年12月13日

CY23FP12

引脚说明

针

名字

REF2

REF1

CLKB0

CLKB1

SSB

CLKB2

CLKB3

DDB

SSB

CLKB4

CLKB5

DDB

DDC

SSC

DDA

CLKA5

CLKA4

SSA

DDA

CLKA3

CLKA2

SSA

CLKA1

CLKA0

FBK

REFSEL

PWR

I / O

TYPE

LVTTL / LVCMOS

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

描述

输入参考频率， 5V容限输入。

时钟输出，银行B.

接地银行B.

时钟输出，银行B.

2.5V或3.3V供电，银行B.

接地银行B.

时钟输出，银行B.

2.5V或3.3V供电，银行B.

3.3V内核电源。

选择输入。

地上的核心。

2.5V或3.3V供电，银行A.

时钟输出，银行A.

接地银行A.

2.5V或3.3V电源银行A.

时钟输出，银行A.

接地银行A.

时钟输出，银行A.

PLL反馈输入。

参考选择输入。

REFSEL = 0， REF1是

选择。 REFSEL = 1 ，给定2被选中。

文件编号： 38-07246牧师* E

第10 2

CY23FP12

/1,/2,/3,/4,

/x,/2x

CLKB5

CLKB4

/1,/2,/3,/4,

/x,/2x

CLKB3

CLKB2

REF

PLL

/1,/2,/3,/4,

/x,/2x

产量

功能

SELECT

矩阵

CLKB1

CLKB0

FBK

/1,/2,/3,/4,

/x,/2x

CLKA5

CLKA4

/1,/2,/3,/4,

/x,/2x

CLKA3

CLKA2

/1,/2,/3,/4,

/x,/2x

CLKA1

CLKA0

图1.基本的PLL框图

下面是独立的功能，可以是一个单

与上卷或原型编程器

“默认”硅。

表1中。

CON组fi guration

直流驱动器A银行

描述

默认

项目银行A输出驱动强度。用户可以选择一出来16毫安

的两种可能的驱动强度的设置产生的输出的直流电流

为±16 mA范围为±20 mA的电流。

方案B银行的输出驱动强度。用户可以选择一出来16毫安

的两种可能的驱动强度的设置产生的输出的直流电流

为±16 mA范围为±20 mA的电流。

启用/禁用CLKB [ 5 ： 0 ]输出。每六个输出可以被禁用启用

个别地

如果不使用，以最小化电磁干扰（EMI）和

开关噪声。

启用/禁用CLKA [ 5 ： 0 ]输出。每六个输出可以被禁用启用

个别地

如果不使用，以减少EMI和开关噪声。

生成的CLKA0输出反相时钟。当此选项

编程， CLKA0和CLKA1将成为免费对。

生成的CLKA2输出反相时钟。当此选项

编程， CLKA2和CLKA3将成为免费对。

生成的CLKA4输出反相时钟。当此选项

编程， CLKA4和CLKA5将成为免费对。

生成的CLKB0输出反相时钟。当此选项

编程， CLKB0和CLKB1将成为免费对。

生成的CLKB2输出反相时钟。当此选项

编程， CLKB2和CLKB3将成为免费对。

非反转

直流驱动器B银行

输出使能为银行B的时钟

输出使能为A银行的时钟

INV CLKA0

INV CLKA2

INV CLKA4

INV CLKB0

INV CLKB2

文件编号： 38-07246牧师* E

第10 3

CY23FP12

表1中。

（续）

CON组fi guration

INV CLKB4

下拉启用

FBK下拉启用

FBK SEL

描述

生成的CLKB4输出反相时钟。当此选项

编程， CLKB4和CLKB5将成为免费对。

使能/禁止内部下拉所有输出

默认

非反转

启用

启用/禁用反馈通路内部下拉（同时适用于启用

内部和外部反馈拓扑）

内部和外部反馈拓扑之间选择

外

下面是独立的功能的列表，其可以是

分配给每个4 S1和S2的组合。当

一个特定的S1和S2的组合被选择时，该装置将

假设结构（其本质上是一组

函数中给出

表2

下文）已被预先分配

该特定组合。

表2中。

功能

描述

默认

启用

输出使能CLKB [ 5 ： 4 ]启用/禁用CLKB [ 5 ： 4 ]输出对

输出使能CLKB [ 3 ： 2 ]启用/禁用CLKB [ 3 ： 2 ]输出对

输出使能CLKB [ 1 ： 0 ]启用/禁用CLKB [ 1 ： 0 ]输出对

输出使能CLKA [ 5 ： 4 ]启用/禁用CLKA [ 5 ： 4 ]输出对

输出使能CLKA [ 3 ： 2 ]启用/禁用CLKA [ 3 ： 2 ]输出对

输出使能CLKA [ 1 ： 0 ]启用/禁用CLKA [ 1 ： 0 ]输出对

自动电源关闭启用启用/禁用自动断电电路，监控的参考时钟上升沿启动

边缘和关断器件的情况下引用“失败”。此故障被触发

通过下面一组极限参考频率的漂移。这种自动断电电路

内部关闭时的一个输出的一个或多个被配置为直接驱动

从基准时钟。

PLL掉电

M[7:0]

N[7:0]

X[6:0]

关闭时，该设备被配置为一个非PLL扇出缓冲器中的锁相环。

启用PLL

分配一个8位值参考分频器-M 。除法器可以是任何整数值2

从1到256;然而， PLL输入频率不能大于10兆赫以下。

分配一个8位值反馈分频器-N 。除法器可以是任何整数值2

从1到256;然而， PLL输入频率不能大于10兆赫以下。

分配一个7位的值来输出分频器-X 。除法器可以是任何整数值

从5到130除以1,2,3，和4中预先编程的设备上，并且可以是

通过适当的输出多路复用器设置激活。

PLL的输出和基准时钟作为时钟源之间进行选择

输出分频器。

分频器源

CLKA54来源

CLKA32来源

CLKA10来源

CLKB54来源

CLKB32来源

CLKB10来源

PLL

自主选择一个出八种可能的输出分频器的将连接除以2

在CLKA5和CLKA4对。请参阅

表3

对于分频器的值的列表。

自主选择一个出八种可能的输出分频器的将连接除以2

在CLKA3和CLKA2对。请参阅

表3

对于分频器的值的列表。

自主选择一个出八种可能的输出分频器的将连接除以2

在CLKA1和CLKA0对。请参阅

表3

对于分频器的值的列表。

自主选择一个出八种可能的输出分频器的将连接除以2

在CLKB5和CLKB4对。请参阅

表3

对于分频器的值的列表。

自主选择一个出八种可能的输出分频器的将连接除以2

在CLKB3和CLKB2对。请参阅

表3

对于分频器的值的列表。

自主选择一个出八种可能的输出分频器的将连接除以2

在CLKB1和CLKB0对。请参阅

表3

对于分频器的值的列表。

文件编号： 38-07246牧师* E

第10 4

CY23FP12

表3

是输出分频器的：独立地为一个列表

选择连接到每个输出对。

在该装置中， S1的默认（不可编程的）的状态，并

S2引脚的功能，如指示

表4 。

表3中。

CLKA / B源

0 [000]

1 [001]

2 [010]

3 [011]

4 [100]

5 [101]

6 [110]

7 [111]

表4 。

CLKA [5：0 ]

三态

驱动的

CLKB [5：0 ]

三态

驱动的

产量

来源

PLL

参考

PLL

输出连接到

REF

除以1

除以2

除以3

除以4

除以X

除以2倍

[1]

测试模式[LOCK

信号]

[2]

CY3672 FTG开发套件

赛普拉斯CY3672 FTG开发工具包来完成

用设计与CY23FP12所需的一切，并

项目样品和小批量的原型。该试剂盒

自带CyberClocks和最新版本的小

便携式编程器连接到PC串行端口

上的即时编程的自定义的频率。

CyberClocks的DEC文件输出可被下载到

便携式编程器进行小批量的编程，或

用于生产编程系统使用较大

卷。

CY23FP12频率计算

该CY23FP12是最多一个非常灵活的时钟缓冲器

12独立输出，从集成PLL产生的。

有用于确定最终输出四个变量

频率。这些是输入参考频率男， N个

分频器和后分频器X.

基本锁相环的方框图中示出

图1 。

每个

6个时钟输出对都有提供给它的许多输出选项。

有6后除法选项：/ 1 ， / 2， / 3 /4 / X和/ 2X 。

后置分频器选项可以应用到计算出的PLL

频率或直接与REF 。反馈要么是

连接到CLKA0内部或连接到任何输出

外部。

可编程分频器，男，插入基准之间

输入，REF和相位检测器。分频器M可以是任何

整数1256的PLL输入频率不能低于

10 MHz或高于200兆赫。

可编程分频器， N，插入反馈之间的

输入， FBK ，并且相位检测器。分频器N可以是任何

整数1256的PLL输入频率不能低于

10 MHz或高于200兆赫。

这样的输出可以被计算为如下：

REF

/ M = F

FBK

/ N.

PLL

= (F

REF

* N *

后分频器） / M 。

OUT

= F

PLL

/后分频器。

除了上述分频选项，则另一种选择

绕过PLL和直接传递REF和输出。

OUT

= F

REF

现场编程的CY23FP12

该CY23FP12编程在封装层面，即在

编程接口。该CY23FP12是闪存技术

基础的，所以零件可重新高达100倍。

这样就可以快速，方便的设计变更和产品

更新，并消除了任何问题旧和外的日期

存货。

样品和小批量样机可以进行编程

在CY3672编程。赛普拉斯的增值distri-

从BP bution合作伙伴和第三方编程系统

微系统，希洛系统，以及其他可用于

大批量生产。

CyberClocks 软件

CyberClocks是一种易于使用的软件应用程序，它

允许用户自定义配置CY23FP12 。用户可以

指定REF时， PLL频率，输出频率和/或

后分频器，和不同的功能选项。 CyberClocks

输出用于行业标准的JEDEC文件

编程CY23FP12 。

CyberClocks可以下载免费的

赛普拉斯网站： www.cypress.com 。

注意：

1.产出将上升边沿对齐只使用相同的设备设置的输出。

2.当输出对的源被设置为[ 111] ，则输出对变成锁定指示信号。例如，如果一个输出对的源（ CLKA0 ， CLKA1 ）是

设定为[ 111] ，所述CLKA0和CLKA1 ，变成锁定指示器信号。在非反转模式， CLKA0和CLKA1信号会很高，当PLL处于锁定状态。如果

CLKA0处于反转模式下， CLKA0会低， CLKA1会很高，当PLL处于锁定状态。

文件编号： 38-07246牧师* E

第10个5

CY23FP12

200 - MHz的现场可编程零延迟缓冲器

特点

完全现场可编程

- 输入和输出分频器

- 反相/同相输出

- 锁相环（PLL），或者扇出缓冲器组态

配给

10 MHz至200 MHz的工作范围

分割2.5V或3.3V输出

两个LVCMOS的参考输入

十二低偏移输出

—

35ps （典型值）。输出至输出偏斜（同频率）

110 ps的典型。循环周期抖动（频率相同）

三stateable输出

< 50 μA关机电流

传播感知

28引脚SSOP

3.3V工作电压

工业应用温度

功能说明

该CY23FP12是一款高性能全领域，编程

序的200兆赫零延迟缓冲器设计用于高速

时钟分配。集成的PLL设计用于低抖动

优化的噪声抑制。这些参数是

使用的系统参考时钟分配关键

高性能ASIC和微处理器。

该CY23FP12是通过批量或原型完全可编程

程序员使用户能够定义一个应用程序

阳离子专用零延迟缓冲器，带有自定义的输入和

输出分频器，反馈拓扑结构（内部/外部），输出

倒置，输出驱动强度。对于额外的灵活性，

用户可以混合和匹配多种功能，在上市

表2

和集分配给的任一项所述的特定功能

四种可能的S1 -S2控制位的组合。此功能

允许四个不同性格的实施，

可选择与S1- S2位，在单个编程的硅。

该CY23FP12还设有一个专用的自动断电

电路关断器件的情况下的REF失败，

导致小于50

的电流消耗。

该CY23FP12提供12路输出分为两间银行

与单独的电源引脚可以连接

独立于任何一个2.5V或3.3V电压轨。

可选的参考输入是容错功能，

在允许无干扰切换到辅助时钟源

当REFSEL被认定/禁止。

框图

VDDC

VDDA

CLKA0

锁定检测

引脚配置

SSOP

顶视图

REF2

REF1

CLKB0

CLKB1

SSB

CLKB2

CLKB3

DDB

SSB

CLKB4

CLKB5

DDB

DDC

CLKA1

CLKA2

CLKA3

REFSEL

FBK

CLKA0

CLKA1

SSA

CLKA2

CLKA3

DDA

SSA

CLKA4

CLKA5

DDA

SSC

REFSEL

REF1

REF2

FBK

100

400MHz

PLL

CLKA4

CLKA5

VSSA

VDDB

CLKB0

CLKB1

CLKB2

CLKB3

测试逻辑

S[2:1]

VSSC

功能

选择

CLKB4

CLKB5

VSSB

赛普拉斯半导体公司

文件编号： 38-07246牧师* E

3901北一街

圣荷西

CA 95134

408-943-2600

修订后的2004年12月13日

CY23FP12

引脚说明

针

名字

REF2

REF1

CLKB0

CLKB1

SSB

CLKB2

CLKB3

DDB

SSB

CLKB4

CLKB5

DDB

DDC

SSC

DDA

CLKA5

CLKA4

SSA

DDA

CLKA3

CLKA2

SSA

CLKA1

CLKA0

FBK

REFSEL

PWR

I / O

TYPE

LVTTL / LVCMOS

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

描述

输入参考频率， 5V容限输入。

时钟输出，银行B.

接地银行B.

时钟输出，银行B.

2.5V或3.3V供电，银行B.

接地银行B.

时钟输出，银行B.

2.5V或3.3V供电，银行B.

3.3V内核电源。

选择输入。

地上的核心。

2.5V或3.3V供电，银行A.

时钟输出，银行A.

接地银行A.

2.5V或3.3V电源银行A.

时钟输出，银行A.

接地银行A.

时钟输出，银行A.

PLL反馈输入。

参考选择输入。

REFSEL = 0， REF1是

选择。 REFSEL = 1 ，给定2被选中。

文件编号： 38-07246牧师* E

第10 2

CY23FP12

/1,/2,/3,/4,

/x,/2x

CLKB5

CLKB4

/1,/2,/3,/4,

/x,/2x

CLKB3

CLKB2

REF

PLL

/1,/2,/3,/4,

/x,/2x

产量

功能

SELECT

矩阵

CLKB1

CLKB0

FBK

/1,/2,/3,/4,

/x,/2x

CLKA5

CLKA4

/1,/2,/3,/4,

/x,/2x

CLKA3

CLKA2

/1,/2,/3,/4,

/x,/2x

CLKA1

CLKA0

图1.基本的PLL框图

下面是独立的功能，可以是一个单

与上卷或原型编程器

“默认”硅。

表1中。

CON组fi guration

直流驱动器A银行

描述

默认

项目银行A输出驱动强度。用户可以选择一出来16毫安

的两种可能的驱动强度的设置产生的输出的直流电流

为±16 mA范围为±20 mA的电流。

方案B银行的输出驱动强度。用户可以选择一出来16毫安

的两种可能的驱动强度的设置产生的输出的直流电流

为±16 mA范围为±20 mA的电流。

启用/禁用CLKB [ 5 ： 0 ]输出。每六个输出可以被禁用启用

个别地

如果不使用，以最小化电磁干扰（EMI）和

开关噪声。

启用/禁用CLKA [ 5 ： 0 ]输出。每六个输出可以被禁用启用

个别地

如果不使用，以减少EMI和开关噪声。

生成的CLKA0输出反相时钟。当此选项

编程， CLKA0和CLKA1将成为免费对。

生成的CLKA2输出反相时钟。当此选项

编程， CLKA2和CLKA3将成为免费对。

生成的CLKA4输出反相时钟。当此选项

编程， CLKA4和CLKA5将成为免费对。

生成的CLKB0输出反相时钟。当此选项

编程， CLKB0和CLKB1将成为免费对。

生成的CLKB2输出反相时钟。当此选项

编程， CLKB2和CLKB3将成为免费对。

非反转

直流驱动器B银行

输出使能为银行B的时钟

输出使能为A银行的时钟

INV CLKA0

INV CLKA2

INV CLKA4

INV CLKB0

INV CLKB2

文件编号： 38-07246牧师* E

第10 3

CY23FP12

表1中。

（续）

CON组fi guration

INV CLKB4

下拉启用

FBK下拉启用

FBK SEL

描述

生成的CLKB4输出反相时钟。当此选项

编程， CLKB4和CLKB5将成为免费对。

使能/禁止内部下拉所有输出

默认

非反转

启用

启用/禁用反馈通路内部下拉（同时适用于启用

内部和外部反馈拓扑）

内部和外部反馈拓扑之间选择

外

下面是独立的功能的列表，其可以是

分配给每个4 S1和S2的组合。当

一个特定的S1和S2的组合被选择时，该装置将

假设结构（其本质上是一组

函数中给出

表2

下文）已被预先分配

该特定组合。

表2中。

功能

描述

默认

启用

输出使能CLKB [ 5 ： 4 ]启用/禁用CLKB [ 5 ： 4 ]输出对

输出使能CLKB [ 3 ： 2 ]启用/禁用CLKB [ 3 ： 2 ]输出对

输出使能CLKB [ 1 ： 0 ]启用/禁用CLKB [ 1 ： 0 ]输出对

输出使能CLKA [ 5 ： 4 ]启用/禁用CLKA [ 5 ： 4 ]输出对

输出使能CLKA [ 3 ： 2 ]启用/禁用CLKA [ 3 ： 2 ]输出对

输出使能CLKA [ 1 ： 0 ]启用/禁用CLKA [ 1 ： 0 ]输出对

自动电源关闭启用启用/禁用自动断电电路，监控的参考时钟上升沿启动

边缘和关断器件的情况下引用“失败”。此故障被触发

通过下面一组极限参考频率的漂移。这种自动断电电路

内部关闭时的一个输出的一个或多个被配置为直接驱动

从基准时钟。

PLL掉电

M[7:0]

N[7:0]

X[6:0]

关闭时，该设备被配置为一个非PLL扇出缓冲器中的锁相环。

启用PLL

分配一个8位值参考分频器-M 。除法器可以是任何整数值2

从1到256;然而， PLL输入频率不能大于10兆赫以下。

分配一个8位值反馈分频器-N 。除法器可以是任何整数值2

从1到256;然而， PLL输入频率不能大于10兆赫以下。

分配一个7位的值来输出分频器-X 。除法器可以是任何整数值

从5到130除以1,2,3，和4中预先编程的设备上，并且可以是

通过适当的输出多路复用器设置激活。

PLL的输出和基准时钟作为时钟源之间进行选择

输出分频器。

分频器源

CLKA54来源

CLKA32来源

CLKA10来源

CLKB54来源

CLKB32来源

CLKB10来源

PLL

自主选择一个出八种可能的输出分频器的将连接除以2

在CLKA5和CLKA4对。请参阅

表3

对于分频器的值的列表。

自主选择一个出八种可能的输出分频器的将连接除以2

在CLKA3和CLKA2对。请参阅

表3

对于分频器的值的列表。

自主选择一个出八种可能的输出分频器的将连接除以2

在CLKA1和CLKA0对。请参阅

表3

对于分频器的值的列表。

自主选择一个出八种可能的输出分频器的将连接除以2

在CLKB5和CLKB4对。请参阅

表3

对于分频器的值的列表。

自主选择一个出八种可能的输出分频器的将连接除以2

在CLKB3和CLKB2对。请参阅

表3

对于分频器的值的列表。

自主选择一个出八种可能的输出分频器的将连接除以2

在CLKB1和CLKB0对。请参阅

表3

对于分频器的值的列表。

文件编号： 38-07246牧师* E

第10 4

CY23FP12

表3

是输出分频器的：独立地为一个列表

选择连接到每个输出对。

在该装置中， S1的默认（不可编程的）的状态，并

S2引脚的功能，如指示

表4 。

表3中。

CLKA / B源

0 [000]

1 [001]

2 [010]

3 [011]

4 [100]

5 [101]

6 [110]

7 [111]

表4 。

CLKA [5：0 ]

三态

驱动的

CLKB [5：0 ]

三态

驱动的

产量

来源

PLL

参考

PLL

输出连接到

REF

除以1

除以2

除以3

除以4

除以X

除以2倍

[1]

测试模式[LOCK

信号]

[2]

CY3672 FTG开发套件

赛普拉斯CY3672 FTG开发工具包来完成

用设计与CY23FP12所需的一切，并

项目样品和小批量的原型。该试剂盒

自带CyberClocks和最新版本的小

便携式编程器连接到PC串行端口

上的即时编程的自定义的频率。

CyberClocks的DEC文件输出可被下载到

便携式编程器进行小批量的编程，或

用于生产编程系统使用较大

卷。

CY23FP12频率计算

该CY23FP12是最多一个非常灵活的时钟缓冲器

12独立输出，从集成PLL产生的。

有用于确定最终输出四个变量

频率。这些是输入参考频率男， N个

分频器和后分频器X.

基本锁相环的方框图中示出

图1 。

每个

6个时钟输出对都有提供给它的许多输出选项。

有6后除法选项：/ 1 ， / 2， / 3 /4 / X和/ 2X 。

后置分频器选项可以应用到计算出的PLL

频率或直接与REF 。反馈要么是

连接到CLKA0内部或连接到任何输出

外部。

可编程分频器，男，插入基准之间

输入，REF和相位检测器。分频器M可以是任何

整数1256的PLL输入频率不能低于

10 MHz或高于200兆赫。

可编程分频器， N，插入反馈之间的

输入， FBK ，并且相位检测器。分频器N可以是任何

整数1256的PLL输入频率不能低于

10 MHz或高于200兆赫。

这样的输出可以被计算为如下：

REF

/ M = F

FBK

/ N.

PLL

= (F

REF

* N *

后分频器） / M 。

OUT

= F

PLL

/后分频器。

除了上述分频选项，则另一种选择

绕过PLL和直接传递REF和输出。

OUT

= F

REF

现场编程的CY23FP12

该CY23FP12编程在封装层面，即在

编程接口。该CY23FP12是闪存技术

基础的，所以零件可重新高达100倍。

这样就可以快速，方便的设计变更和产品

更新，并消除了任何问题旧和外的日期

存货。

样品和小批量样机可以进行编程

在CY3672编程。赛普拉斯的增值distri-

从BP bution合作伙伴和第三方编程系统

微系统，希洛系统，以及其他可用于

大批量生产。

CyberClocks 软件

CyberClocks是一种易于使用的软件应用程序，它

允许用户自定义配置CY23FP12 。用户可以

指定REF时， PLL频率，输出频率和/或

后分频器，和不同的功能选项。 CyberClocks

输出用于行业标准的JEDEC文件

编程CY23FP12 。

CyberClocks可以下载免费的

赛普拉斯网站： www.cypress.com 。

注意：

1.产出将上升边沿对齐只使用相同的设备设置的输出。

2.当输出对的源被设置为[ 111] ，则输出对变成锁定指示信号。例如，如果一个输出对的源（ CLKA0 ， CLKA1 ）是

设定为[ 111] ，所述CLKA0和CLKA1 ，变成锁定指示器信号。在非反转模式， CLKA0和CLKA1信号会很高，当PLL处于锁定状态。如果

CLKA0处于反转模式下， CLKA0会低， CLKA1会很高，当PLL处于锁定状态。

文件编号： 38-07246牧师* E

第10个5

CY23FP12

200 MHz的现场可编程零

延迟缓冲器

特点

■

功能说明

该CY23FP12是一款高性能全现场可编程

200MHz的零延迟缓冲器设计用于高速时钟distri-

bution 。集成的PLL设计用于低抖动和

为抑制噪声进行了优化。这些参数是关键

采用高性能的系统参考时钟分配

ASIC和微处理器。

该CY23FP12是完全可编程的，通过体积或

原型的程序员，使用户能够定义一个应用程序

阳离子专用零延迟缓冲器，带有自定义的输入和

输出分频器，反馈拓扑结构（内部/外部），输出

倒置，输出驱动强度。对于额外的灵活性，

用户可以混合和匹配中列出的多种功能

表2

和分配设定为4中任一项所述的特定功能

可能的S1 -S2控制位的组合。通过此功能，

实施四个不同的性格，选择与

S1- S2位，在单个编程的硅。该CY23FP12还

拥有专利的自动断电电路关闭

该装置在壳体的一个REF失败，导致小于50

μA

的电流消耗。

该CY23FP12提供12个输出分为两银行

单独的电源引脚可以连接indepen-

dently要么采用2.5 V或3.3 V电压轨。

可选的参考输入是容错功能，

实现无故障开关来辅助时钟源时，

REFSEL为有效/无效。

完全现场可编程

输入和输出分频器

反相/同相输出

锁相环（PLL），或者扇出缓冲器的配置

10兆赫至200兆赫的工作范围

斯普利特2.5 V或3.3 V输出

两个LVCMOS的参考输入

十二低偏移输出

35 ps的典型输出至输出偏斜（同频）

110 ps的典型的循环周期抖动（同频）

三stateable输出

小于50

μA

关断电流

意识到传播

28引脚SSOP

3.3 V工作电压

提供工业级温度

■

逻辑框图

VDDC

VDDA

CLKA0

锁定检测

CLKA1

CLKA2

CLKA3

REFSEL

REF1

REF2

FBK

÷M

÷N

100

400MHz

PLL

÷1

÷2

÷3

÷4

÷X

CLKA4

CLKA5

VSSA

VDDB

CLKB0

CLKB1

CLKB2

CLKB3

测试逻辑

S[2:1]

VSSC

功能

选择

CLKB4

CLKB5

VSSB

赛普拉斯半导体公司

文件编号： 38-07246牧师* G

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2011年1月18日

[+ ]反馈

CY23FP12

引脚配置................................................ ............. 3

引脚说明................................................ ................. 3

现场编程CY23FP12 ............................. 6

CyberClocks 软件.............................................. 6

CY3672 - USB开发工具包................................... 6

CY23FP12频率计算.................................. 6

绝对最大条件....................................... 7

工作条件................................................ 7 .......

DC电气规格............................................ 7

开关特性................................................ 8

开关波形................................................ ...... 9

测试电路................................................ .................... 10

订购信息................................................ ...... 11

订购代码定义........................................... 11

封装图纸和尺寸................................. 12

与缩略语................................................. ...................... 13

文档约定................................................ 13

计量单位............................................... ........ 13

文档历史记录页............................................... .. 14

销售，解决方案和法律信息...................... 15

全球销售和设计支持....................... 15

产品................................................. ................... 15

的PSoC解决方案................................................ ......... 15

文件编号： 38-07246牧师* G

分页： 15 2

[+ ]反馈

CY23FP12

引脚配置

图1. 28引脚SSOP

顶视图

REF2

REF1

CLKB0

CLKB1

SSB

CLKB2

CLKB3

DDB

SSB

CLKB4

CLKB5

DDB

DDC

REFSEL

FBK

CLKA0

CLKA1

SSA

CLKA2

CLKA3

DDA

SSA

CLKA4

CLKA5

DDA

SSC

引脚说明

PIN号

名字

REF2

REF1

CLKB0

CLKB1

SSB

CLKB2

CLKB3

DDB

SSB

CLKB4

CLKB5

DDB

DDC

SSC

DDA

CLKA5

CLKA4

SSA

DDA

CLKA3

CLKA2

SSA

CLKA1

CLKA0

FBK

REFSEL

PWR

I / O

TYPE

LVTTL / LVCMOS

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

描述

输入参考频率，可承受5V电压输入。

时钟输出，银行B.

接地银行B.

时钟输出，银行B.

2.5 V或3.3 V电源供电，银行B.

接地银行B.

时钟输出，银行B.

2.5 V或3.3 V电源供电，银行B.

3.3 V内核电源。

选择输入。

地上的核心。

2.5 V或3.3 V电源供电，银行A.

时钟输出，银行A.

接地银行A.

2.5 V或3.3 V电源央行A.

时钟输出，银行A.

接地银行A.

时钟输出，银行A.

PLL反馈输入。

参考选择输入。当REFSEL = 0， REF1被选中。

当REFSEL = 1 ，给定2被选中。

文件编号： 38-07246牧师* G

第15 3

[+ ]反馈

CY23FP12

图2.基本的PLL框图

/1,/2,/3,/4,

/x,/2x

CLKB5

CLKB4

/1,/2,/3,/4,

/x,/2x

CLKB3

CLKB2

REF

PLL

/1,/2,/3,/4,

/x,/2x

产量

功能

SELECT

矩阵

CLKB1

CLKB0

FBK

/1,/2,/3,/4,

/x,/2x

CLKA5

CLKA4

/1,/2,/3,/4,

/x,/2x

CLKA3

CLKA2

/1,/2,/3,/4,

/x,/2x

CLKA1

CLKA0

下面的表列出了可与“默认”硅的体积或原型编程编程的独立功能。

表1.可编程功能

CON组fi guration

直流驱动器A银行

直流驱动器B银行

描述

默认

项目银行A输出驱动强度。用户可以选择一个出两个可能16毫安

驱动产生输出直流电流的±16毫安范围±20 mA的强度设置。

方案B银行的输出驱动强度。用户可以选择一个出两个可能16毫安

驱动产生输出直流电流的±16毫安范围±20 mA的强度设置。

输出使能为B银行启用/禁用CLKB [ 5 ： 0 ]输出。每六个输出可以被禁用

个别地

启用

钟

如果不使用，以最小化电磁干扰（EMI）和开关噪声。

输出使能为银行A启用/禁用CLKA [ 5 ： 0 ]输出。每六个输出可以被禁用

个别地

启用

钟

如果不使用，以减少EMI和开关噪声。

INV CLKA0

INV CLKA2

INV CLKA4

INV CLKB0

INV CLKB2

INV CLKB4

生成的CLKA0输出反相时钟。当这个选项被设定，

CLKA0和CLKA1将成为免费对。

生成的CLKA2输出反相时钟。当这个选项被设定，

CLKA2和CLKA3将成为免费对。

生成的CLKA4输出反相时钟。当这个选项被设定，

CLKA4和CLKA5将成为免费对。

生成的CLKB0输出反相时钟。当这个选项被设定，

CLKB0和CLKB1将成为免费对。

生成的CLKB2输出反相时钟。当这个选项被设定，

CLKB2和CLKB3将成为免费对。

生成的CLKB4输出反相时钟。当这个选项被设定，

CLKB4和CLKB5将成为免费对。

非反转

文件编号： 38-07246牧师* G

第15 4

[+ ]反馈

CY23FP12

表1.可编程功能

CON组fi guration

下拉启用

FBK下拉启用

FBK SEL

描述

使能/禁止内部下拉所有输出

默认

启用

启用/禁用反馈通路内部下拉（适用于内部和启用

外部反馈拓扑结构）

内部和外部反馈拓扑之间选择

外

表2

列出了可以分配给每个4 S1和S2的组合的独立功能。当一个特定的S1和S2的

组合被选择时，该装置假定的配置（其本质上是一组在给定的函数

表2）

这已

预先分配给该特定的组合。

对于S1 / S2组合表2.可编程功能

功能

描述

默认

SEE

表4

第6页

SEE

表4

第6页

SEE

表4

第6页

SEE

表4

第6页

SEE

表4

第6页

SEE

表4

第6页

输出使能CLKB [ 5 ： 4 ]启用/禁用CLKB [ 5 ： 4 ]输出对

输出使能CLKB [ 3 ： 2 ]启用/禁用CLKB [ 3 ： 2 ]输出对

输出使能CLKB [ 1 ： 0 ]启用/禁用CLKB [ 1 ： 0 ]输出对

输出使能CLKA [ 5 ： 4 ]启用/禁用CLKA [ 5 ： 4 ]输出对

输出使能CLKA [ 3 ： 2 ]启用/禁用CLKA [ 3 ： 2 ]输出对

输出使能CLKA [ 1 ： 0 ]启用/禁用CLKA [ 1 ： 0 ]输出对

自动电源关闭启用启用/禁用自动断电电路，监控的参考时钟上升沿启动

边缘和关断器件的情况下引用“失败”。此故障被触发

通过下面一组极限参考频率的漂移。这种自动断电电路被禁止

内部时，一个输出端的一个或多个被配置为直接驱动所述

参考时钟。

PLL掉电

M[7:0]

N[7:0]

X[6:0]

关闭时，该设备被配置为一个非PLL扇出缓冲器中的锁相环。

启用PLL

分配一个8位值参考分频器-M 。除法器可以是任何整数值2

从1到256;然而， PLL输入频率不能大于10兆赫以下。

分配一个8位值反馈分频器-N 。除法器可以是任何整数值

从1到256;然而， PLL输入频率不能大于10兆赫以下。

分配一个7位的值来输出分频器-X 。除法器可以是从1的任何整数值

5至130除以1,2,3，和4中预先编程的设备上，并且可以激活

通过适当的输出多路复用器的设置。

PLL的输出和基准时钟作为输出见源时钟之间进行选择

表4

分频器。

第6页

独立地选择一个出了八个可能的输出分频器的将要连接到的2分频

CLKA5和CLKA4对。请参阅

表3

对分频器的值的列表6页。

独立地选择一个出了八个可能的输出分频器的将要连接到的2分频

CLKA3和CLKA2对。请参阅

表3

对分频器的值的列表6页。

独立地选择一个出了八个可能的输出分频器的将要连接到的2分频

CLKA1和CLKA0对。请参阅

表3

对分频器的值的列表6页。

独立地选择一个出了八个可能的输出分频器的将要连接到的2分频

CLKB5和CLKB4对。请参阅

表3

对分频器的值的列表6页。

独立地选择一个出了八个可能的输出分频器的将要连接到的2分频

CLKB3和CLKB2对。请参阅

表3

对分频器的值的列表6页。

独立地选择一个出了八个可能的输出分频器的将要连接到的2分频

CLKB1和CLKB0对。请参阅

表3

对分频器的值的列表6页。

分频器源

CLKA54来源

CLKA32来源

CLKA10来源

CLKB54来源

CLKB32来源

CLKB10来源

文件编号： 38-07246牧师* G

第15个5

[+ ]反馈