CY23FP12-002
200 - MHz的现场可编程零延迟缓冲器
特点
预编程配置
完全现场可编程
- 输入和输出分频器
- 反相/同相输出
- 锁相环（PLL），或者扇出缓冲器组态
配给
10 MHz至200 MHz的工作范围
拆分2.5V或3.3V输出
两个LVCMOS的参考输入
十二低偏移输出
- 输出 - 输出偏斜< 200 PS
- 设备 - 设备倾斜< 500 PS
输入输出歪斜< 250 PS
周期间抖动< 100 PS （典型值）
三stateable输出
< 50 μA关机电流
流传意识到
28引脚SSOP
3.3V操作
提供工业级温度
功能说明
该CY23FP12-002是预编程的版本
CY23FP12 。它的特点是高性能全领域，编程
序的200兆赫零延迟缓冲器设计用于高速
时钟分配。集成的PLL设计用于低抖动
优化的噪声抑制。这些参数是
使用高的系统参考时钟分配关键
高性能ASIC和微处理器。
该CY23FP12-002经卷是完全可编程的，或
原型程序员使用户能够定义一个应用程序
阳离子专用零延迟缓冲器，带有自定义的输入和
输出分频器，反馈拓扑结构（内部/外部） ，输出
倒置，输出驱动强度。对于额外的灵活性，
用户可以混合和匹配多种功能，在上市
表2
和集分配给的任一项所述的特定功能
四种可能的S1 -S2控制位的组合。此功能
允许四个不同性格的实施，
可选择与S1- S2位，在单个编程的硅。
该CY23FP12-002还设有一个专用的自动加电
降压电路的关断器件的情况下， REF的
失败，从而导致低于50
A
的电流消耗。
该CY23FP12-002提供12路输出分为两
银行有独立的电源引脚，可
独立地连接到任何一个2.5V或3.3V电压轨。
可选的参考输入是容错功能，
在允许无干扰切换到辅助时钟源
当REFSEL是断言/解除断言。
框图
VDDC
VDDA
CLKA0
锁定检测
引脚配置
SSOP
顶视图
REF2
REF1
CLKB0
CLKB1
V
SSB
CLKB2
CLKB3
V
DDB
V
SSB
CLKB4
CLKB5
V
DDB
V
DDC
S2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
CLKA1
CLKA2
CLKA3
REFSEL
FBK
CLKA0
CLKA1
V
SSA
CLKA2
CLKA3
V
DDA
V
SSA
CLKA4
CLKA5
V
DDA
V
SSC
S1
REFSEL
REF1
REF2
FBK
÷
M
÷
N
100
400MHz
PLL
÷
1
÷
2
÷
3
÷
4
÷
X
÷
2X
CLKA4
CLKA5
VSSA
VDDB
CLKB0
CLKB1
CLKB2
CLKB3
测试逻辑
S[2:1]
VSSC
功能
选择
CLKB4
CLKB5
VSSB
赛普拉斯半导体公司
文件编号： 38-07644牧师**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年2月25日
CY23FP12-002
/1,/2,/3,/4,
/x,/2x
CLKB5
CLKB4
/1,/2,/3,/4,
/x,/2x
CLKB3
CLKB2
REF
/M
PLL
/1,/2,/3,/4,
/x,/2x
产量
功能
SELECT
矩阵
CLKB1
CLKB0
FBK
/N
/1,/2,/3,/4,
/x,/2x
CLKA5
CLKA4
/1,/2,/3,/4,
/x,/2x
CLKA3
CLKA2
/1,/2,/3,/4,
/x,/2x
CLKA1
CLKA0
图1.基本的PLL框图
下面是独立的功能，可以是一个单
与上卷或原型编程器
“预编程”硅。
表1中。
CON组fi guration
直流驱动器A银行
描述
默认
项目银行A输出驱动强度。用户可以选择一出来20毫安
的两种可能的驱动强度的设置产生的输出的直流电流
为±16 mA范围为±20 mA的电流。
方案B银行的输出驱动强度。用户可以选择一出来20毫安
的两种可能的驱动强度的设置产生的输出的直流电流
为±16 mA范围为±20 mA的电流。
启用/禁用CLKB [ 5 ： 0 ]输出。每六个输出可以被禁用启用
个别地
如果不使用，以最小化电磁干扰（EMI）和
开关噪声。
启用/禁用CLKA [ 5 ： 0 ]输出。每六个输出可以被禁用启用
个别地
如果不使用，以减少EMI和开关噪声。
生成的CLKA0输出反相时钟。当此选项
编程， CLKA0和CLKA1将成为免费对。
生成的CLKA2输出反相时钟。当此选项
编程， CLKA2和CLKA3将成为免费对。
生成的CLKA4输出反相时钟。当此选项
编程， CLKA4和CLKA5将成为免费对。
生成的CLKB0输出反相时钟。当此选项
编程， CLKB0和CLKB1将成为免费对。
生成的CLKB2输出反相时钟。当此选项
编程， CLKB2和CLKB3将成为免费对。
非反转
非反转
非反转
非反转
非反转
直流驱动器B银行
输出使能为银行B的时钟
输出使能为A银行的时钟
INV CLKA0
INV CLKA2
INV CLKA4
INV CLKB0
INV CLKB2
文件编号： 38-07644牧师**
第10 3
CY23FP12-002
表1 （续）
CON组fi guration
INV CLKB4
下拉启用
FBK下拉启用
FBK SEL
描述
生成的CLKB4输出反相时钟。当此选项
编程， CLKB4和CLKB5将成为免费对。
使能/禁止内部下拉所有输出
默认
非反转
启用
启用/禁用反馈通路内部下拉（同时适用于启用
内部和外部反馈拓扑）
内部和外部反馈拓扑之间选择
国内
下面是独立的功能的列表，其可以是
分配给每个4 S1和S2的组合。当
一个特定的S1和S2的组合被选择时，该装置将
假设结构（其本质上是一组
函数中给出
表2
下文）已被预先分配
该特定组合。
表2中。
功能
描述
默认
启用
启用
启用
启用
启用
启用
输出使能CLKB [ 5 ： 4 ]启用/禁用CLKB [ 5 ： 4 ]输出对
输出使能CLKB [ 3 ： 2 ]启用/禁用CLKB [ 3 ： 2 ]输出对
输出使能CLKB [ 1 ： 0 ]启用/禁用CLKB [ 1 ： 0 ]输出对
输出使能CLKA [ 5 ： 4 ]启用/禁用CLKA [ 5 ： 4 ]输出对
输出使能CLKA [ 3 ： 2 ]启用/禁用CLKA [ 3 ： 2 ]输出对
输出使能CLKA [ 1 ： 0 ]启用/禁用CLKA [ 1 ： 0 ]输出对
自动电源关闭启用启用/禁用自动断电电路，监控的参考时钟上升沿启动
边缘和关断器件的情况下引用“失败”。此故障被触发
通过下面一组极限参考频率的漂移。这种自动断电电路
内部关闭时的一个输出的一个或多个被配置为直接驱动
从基准时钟。
PLL掉电
M[7:0]
N[7:0]
X[6:0]
关闭时，该设备被配置为一个非PLL扇出缓冲器中的锁相环。
SEE
表4
分配一个8位值参考分频器-M 。除法器可以是任何整数值见
从1到256;然而， PLL输入频率不能大于10兆赫以下。
表4
分配一个8位值反馈分频器-N 。除法器可以是任何整数值见
从1到256;然而， PLL输入频率不能大于10兆赫以下。
表4
分配一个7位的值来输出分频器-X 。除法器可以是任何整数值
从5到130除以1,2,3，和4中预先编程的设备上，并且可以是
通过适当的输出多路复用器设置激活。
PLL的输出和基准时钟作为时钟源之间进行选择
输出分频器。
SEE
表4
SEE
表4
分频器源
CLKA54来源
CLKA32来源
CLKA10来源
CLKB54来源
CLKB32来源
CLKB10来源
自主选择一个出八种可能的输出分频器将连接到见
在CLKA5和CLKA4对。请参阅
表3
对于分频器的值的列表。
表4
自主选择一个出八种可能的输出分频器将连接到见
在CLKA3和CLKA2对。请参阅
表3
对于分频器的值的列表。
表4
自主选择一个出八种可能的输出分频器将连接到见
在CLKA1和CLKA0对。请参阅
表3
对于分频器的值的列表。
表4
自主选择一个出八种可能的输出分频器将连接到见
在CLKB5和CLKB4对。请参阅
表3
对于分频器的值的列表。
表4
自主选择一个出八种可能的输出分频器将连接到见
在CLKB3和CLKB2对。请参阅
表3
对于分频器的值的列表。
表4
自主选择一个出八种可能的输出分频器将连接到见
在CLKB1和CLKB0对。请参阅
表3
对于分频器的值的列表。
表4
文件编号： 38-07644牧师**
第10 4
CY23FP12-002
表3
是输出分频器的：独立地为一个列表
选择连接到每个输出对。
在缺省（预编程的）的设备的状态， S1和S2
引脚的功能，如指示
表4 。
一种可能
示例输出显示在该表中。这个例子是illus-
只有tration目的，因为许多其他的频率组合
系统蒸发散是可能为每个预编程的配置。
表3中。
CLKA / B源
0 [000]
1 [001]
2 [010]
3 [011]
4 [100]
5 [101]
6 [110]
输出连接到
REF
除以1
除以2
除以3
除以4
除以X
除以2倍
[1]
现场编程的CY23FP12-002
该CY23FP12-002编程在封装层面，即
在程序员插座。该CY23FP12-002是闪烁
技术为基础的，所以部分可以被重新编程最多
的100倍。这样就可以快速，方便的设计变更和
产品更新，并消除了旧的和输出的任何问题
过期存货。
样品和小批量样机可以进行编程
在CY3672编程。赛普拉斯的增值distri-
从BP bution合作伙伴和第三方编程系统
微系统，希洛系统，以及其他可用于
大批量生产。
CyberClocks 软件
CyberClocks是一种易于使用的软件应用程序，它
允许用户自定义配置CY23FP12-002 。
用户可以指定REF ， PLL频率，输出频率
和/或后分频器，和不同的功能选项。 Cyber-
时钟输出用于行业标准的JEDEC文件
编程CY23FP12-002 。
CyberClocks可以下载免费的
赛普拉斯网站： www.cypress.com 。
CY3672 FTG开发套件
赛普拉斯CY3672 FTG开发工具包来完成
用设计与CY23FP12-002所需的一切，并
项目样品和小批量的原型。该试剂盒
自带CyberClocks和最新版本的小
便携式编程器连接到PC串行端口
上的即时编程的自定义的频率。
CyberClocks的DEC文件输出可被下载到
便携式编程器进行小批量的编程，或
用于生产编程系统使用较大
卷。
7 [111]
测试模式[LOCK信号]
[2]
表4.预编程配置
示例输出
输出S2，S1 DivSrc
ClkA0 ， A1
ClkA2 ， A3
ClkA4 ， A5
ClkB0 ， B1
CLKB2 ， B3
ClkB4 ， B5
ClkA0 ， A1
ClkA2 ， A3
ClkA4 ， A5
ClkB0 ， B1
CLKB2 ， B3
ClkB4 ， B5
ClkA0 ， A1
ClkA2 ， A3
ClkA4 ， A5
ClkB0 ， B1
CLKB2 ， B3
ClkB4 ， B5
ClkA0 ， A1
ClkA2 ， A3
ClkA4 ， A5
ClkB0 ， B1
CLKB2 ， B3
ClkB4 ， B5
00
00
00
00
00
00
01
01
01
01
01
01
10
10
10
10
10
10
11
11
11
11
11
11
1
3
X=6
X=6
4
REF
4
4
4
4
X=8
X=8
X=8
X=8
X=8
4
4
4
REF
REF
REF
2
2
2
REF输入
产量
（ MHz）的压控振荡器（兆赫） （兆赫）
25
25
25
25
25
25
100
100
100
100
100
100
33.3
33.3
33.3
33.3
33.3
33.3
100
100
100
100
100
100
200
200
200
200
200
200
200
200
200
200
200
200
266.6
266.6
266.6
266.6
266.6
266.6
断电
断电
断电
断电
断电
断电
200
66.7
33.3
33.3
50
25
50
50
50
50
25
25
33.3
33.3
33.3
66.6
66.6
66.6
100
100
100
50
50
50
CY23FP12-002频率计算
该CY23FP12-002是一个非常灵活的时钟缓冲器
多达12个人的产出，从集成产生的
PLL 。
有用于确定最终输出四个变量
频率。这些是输入参考频率男， N个
分频器和后分频器X.
基本锁相环的方框图中示出
图1 。
每个
6个时钟输出对都有提供给它的许多输出选项。
有6后除法选项：/ 1 ， / 2， / 3 /4 / X和/ 2X 。
后置分频器选项可以应用到计算出的PLL
频率或直接与REF 。反馈要么是
连接到CLKA0内部或连接到任何输出
外部。
可编程分频器，男，插入基准之间
输入，REF和相位检测器。分频器M可以是任何
整数1256的PLL输入频率不能低于
10 MHz或高于200兆赫。
可编程分频器， N，插入反馈之间的
输入， FBK ，并且相位检测器。分频器N可以是任何
整数1256的PLL输入频率不能低于
10 MHz或高于200兆赫。
这样的输出可以被计算为如下：
F
REF
/ M = F
FBK
/ N.
F
PLL
= (F
REF
* N *
后分频器） / M 。
F
OUT
= F
PLL
/后分频器。
除了上述分频选项，则另一种选择
绕过PLL和直接传递REF和输出。
F
OUT
= F
REF
.
注意：
1.产出将上升边沿对齐只使用相同的设备设置的输出。
2.当输出对的源被设置为[ 111] ，则输出对变成锁定指示信号。例如，如果一个输出对的源（ CLKA0 ， CLKA1 ）是
设定为[ 111] ，所述CLKA0和CLKA1 ，变成锁定指示器信号。在非反转模式， CLKA0和CLKA1信号会很高，当PLL处于锁定状态。
如果CLKA0处于反转模式下， CLKA0会低， CLKA1会很高，当PLL处于锁定状态。
文件编号： 38-07644牧师**
第10个5
QQ：2880707522 复制
