CY23020-1
20路输出， 200 MHz的零延迟缓冲器
特点
335 ps的最大总时序预算 （ TTB ） 窗口
2.5V或3.3V输出
20 LVCMOS输出
50兆赫至200兆赫的输出频率
50 MHz至200 MHz的输入频率
集成锁相环（PLL），以锁定指示
流传意识到 -designed与SSFTG工作
参考信号
3.3V核心供电
提供48引脚TSSOP和QFN封装
描述
该CY23020-1-1是一个高性能的200MHz的基于PLL的
设计用于高速时钟分配零延迟缓冲器
应用程序。该器件具有保证TTB窗口
指定的输出时钟所有出现的相对
横跨变化输出频率的输入参考时钟，
电源电压，工作温度，输入边缘速率，并
流程。
该CY23020-1输出三态，当S1 = S2 = 0
降低功耗。当S1 = 1， S2 = 0时， PLL被旁路
和CY23020-1用作扇出缓冲器。
框图
锁定
销刀豆网络gurations
LOCK
1
2
3
4
5
6
7
8
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
9
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VDDC
GNDC
REF-
REF +
VDD
Q19
Q18
GND
Q17
Q16
VDD
Q15
Q14
GND
Q13
Q12
VDD
Q11
Q10
GND
GNDC
VDDC
C1
GND
FBOUT
REF
PLL
FBIN
DIV
Q1
Q2
NC
FBIN ↑
FBIN +
VDD
FBOUT
Q1
GND
C1
C1C1
C1
S1:2
范围
MUL
产量
控制
逻辑
Q3
Q17
Q18
Q19
VDD
Q4
Q5
GND
Q6
Q7
VDD
Q8
Q9
48
F
B
O
U
T
+
47
V
D
D
46
F
B
I
N
+
45
F
B
I
N
-
44
N
C
1
2
3
4
5
6
Q1
VSS
Q2
Q3
VDD
Q4
Q5
VSS
43
L
O
C
K
42
V
D
D
C
41
V
S
S
C
40
R
E
F
-
39
R
E
F
+
38
V
D
D
37
Q
1
9
Q 18 36
VSS 35
Q 17 34
Q 16 33
GND
S2
S1
MUL
范围
48引脚TSSOP
4月8日 - P在Q F N
VDD 32
Q 15 31
Q 14 30
VSS
29
7
8
9
10
11
12
Q6
Q7
VDD
Q8
V
S
S
C
Q
1
0
Q 13 28
Q 12 27
VDD 26
Q 11 25
Q
9
V
S
S
S
2
S
1
M
U
L
R
A
N
G
E
18
G
N
D
C
1
V
D
D
C
V
S
S
13
14
15
16
17
19
20
21
22
23
24
赛普拉斯半导体公司
文件编号： 38-07120牧师* B
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年11月5日
CY23020-1
Q2
CY23020-1
引脚德网络nitions
[2]
PIN号
引脚名称
REF +
REF-
TSSOP
45
46
QFN
39
40
针
TYPE
I
引脚说明
参考输入：
输出信号同步的交叉点
REF +以及基准信号。因此REF-必须连接到VREF中定义
直流特性表。在DC模式下， REF + / REF-输入必须举行
在相反的逻辑状态。为了获得最佳性能，该阻抗看到
这两个输入必须相等。
反馈输入：
输入FBIN +必须通过输出中的一个被馈以确保
适当的功能。如果FBIN +和FBOUT之间的迹线是相等的长度
到输出端和所述信号目的地之间的迹线，然后将信号
在收到的目的地会同步到REF时钟信号+
输入。
FBIN-必须连接到VREF为直流特性表中定义的。在DC
模式， FBIN + / FBIN-输入必须在相反的逻辑状态举行。为了获得最好的
性能，可见通过这两个输入阻抗必须相等。
反馈输出：
为了完成该锁相环，一个输出必须
被连接回FBIN +引脚。任何输出实际上可使用
作为反馈源。
输出：
请参阅
表1-4
这些输出的配置。
FBIN +
FBIN ↑
4
3
46
45
I
FBOUT
6
48
O
Q1:19
7, 9, 10, 12,
13, 15, 16,
18, 19, 30,
31, 33, 34,
36, 37, 39,
40, 42, 43
24
1
1,3,4,6,7,9,1
0,12,13,24,2
5,27,28,30,3
1,33,34,36,3
7
18
43
O
范围
1
LOCK
I
O
频率范围选择输入：
要确定正确的连接
此引脚，请参考
表2中。
这应该是一个静态的输入
PLL锁定输出：
当此输出为高电平时，在CY23020-1 PLL被
在稳态操作模式（锁定） 。当该信号为低电平时，锁相环
在锁定到参考信号的过程。
输出/ PLL使能选择位：
要确定适当的设置，请参考
to
表1中。
电源连接
模拟电源连接：
连接到3.3V 。
模拟地连接：
连接到公用系统地平面。
输出缓冲器电源连接：
连接到2.5或3.3V ，取来
对输出信号的基准。
接地连接：
连接到公用系统地平面。
接地连接
接地连接
倍增系数选择：
设置为高电平时，输出将运行在两倍
基准信号的速度。这应该是一个静态的输入
输出配置位：
建立2.5V或3.3V全面启动
操作。要确定适当的设置，请参考
表3中。
这应该是
静态输入
不要连接：
该引脚必须悬空。此引脚用于工厂
用于测试目的。
S1:2
VDD
VDDC
GNDC
VDD
GND
VSS
VSSC
MUL
[1]
C1
[1]
22, 21
16,15
5,11,26, 32
I
P
P
G
P
G
G
G
I
I
27, 48
28, 47
5, 11, 17, 32,
38, 44
8, 14, 20, 25,
29, 35, 41
21, 42
38,47
19
2,8,14,23,29
,35
22,41
23
26
17
20
NC
2
44
NC
注意：
1.范围和MUL有10万下拉。 C1具有50k的下拉电阻。这些输入（范围， MUL ， C1）是静态的。
2.上有CY23020-1的电源引脚没有上电顺序的要求。
文件编号： 38-07120牧师* B
第10 2
CY23020-1
表1.输出配置
S1
0
0
1
1
S2
0
1
0
1
QX源
三态
版权所有
参考输入
PLL输出
关闭
活跃
PLL
关闭
调整后，同相，以后或更前常有发生
设备的输入时钟以补偿设计的物理
延误不足之处。最常用的是使用做
简单的PCB走线的时间延迟元件。的时间越长
跟踪越早输出时钟沿出现相对于
参考输入时钟边沿。
在这种方式这样的效果作为时钟的不期望的传输时间
穿过PCB的信号可以被补偿。
插入在反馈路径中其它设备
由于该装置具有一个外部反馈路径的事实
用户有一个宽的控制范围在其输出到输入
倾斜的效果。其中之一是，能够以同步
外部时钟的输出，也就是得到从任何的
输出时钟。这种实现可以适用于任何
设备专用集成电路（ASIC ，多输出时钟缓冲器/驱动器等），其是
投入的反馈路径。
指
图1中，
如果ASIC /缓冲器的痕迹
和时钟信号（多个） （ A）的目标的长度相等
到缓冲器和FBIN销（B）之间的轨迹不
在目的地设备（多个） （ C）信号将被驱动为高时
同时该参考时钟提供给ZDB提供进
高。同步ZDB的其它输出到输出
来自ASIC /缓冲器，是更复杂但如任何propa-
gation延迟的ASIC /缓冲器必须考虑。
有插入其他设备时，有约束。如果
器件包含锁相环（ PLL）的或过度
长的延迟时间，他们可以很容易地使整个时钟
系统变得不稳定的组件交互。为
这些设计是可取的联系赛普拉斯为应用
系统蒸发散支持。
参考
信号
反馈
输入
零
延迟
卜FF器
表2.频率范围设定
范围
0
1
输出频率范围
50-100兆赫
100-200兆赫
表3.输出配置设置
C1
0
1
3.3V满摆幅
2.5V满摆幅
输出类型
表4倍乘法表
MUL
0
1
输出频率
F
OUT
= F
REF
F
OUT
= F
REF
x 2
意识到传播
许多系统被设计成利用扩频
调制时钟技术。这个技术被用于
显着地减少在电磁干扰（EMI）的
数字系统。赛普拉斯率先SSFTG发展，
而这款产品的目的是传递任何SSFTG调制
即存在于REF +销到其输出的时钟信号。这
能力也增强了部分生产钟表与显
icantly较小的抖动和跟踪偏移它的输出时钟。
这是在具有下游系统特别有益
锁相环存在。
有关扩频时钟技术的详细信息，
请参阅赛普拉斯应用笔记题为“ EMI
与扩频频抑制技术
定时发生器（ SSFTG ）芯片。 “
ASIC /
卜FF器
C
A
B
图1.输出缓冲器的反馈路径
元件特性建立
24 O HM
0：N建华IP
ü TP ü吨
B ü FFE
如何实现零延迟
通常情况下，零延迟缓冲器（ ZDBs ）乘（扇出）单
时钟信号的数量，同时减少或
降低与传递时钟相关联的时间延迟
通过缓冲装置。在许多情况下，输出时钟是
4建华
5 0 O小时分钟牛逼林电子
5 pF的
图2.终端网络
文件编号： 38-07120牧师* B
第10 3
CY23020-1
C
BYP
50
FBIN-
FBIN +
REF-
REF +
VREF源
50
C
BYP
R
S
FBOUT
Q1
C
L
Q2
.
.
.
Q19
Q18
Q17
.
.
.
R
S
C
L
Q9
Q10
图3.建立基准电压
该CY23020-1采用差分输入接收器，以增加
这是抑制共模输入噪声，从而提高
器件的性能。为了确保任何噪音同样出现
同时在REF-和REF +管脚，它是必要的，以匹配
外部阻抗和电路见过这些引脚。
科幻gure 3
示出了如何可以实现。基准电压时，
V
REF
可以由一个电阻分压器从电源产生
供应量。这种潜力将调整FBIN +输入的触发
门槛。参考电压应该很好旁路，以便
以不引入任何单端噪声的设备。记
的阻抗（ 50欧姆）也被匹配到FBIN +
线。在50欧姆的电阻器，用于在其上创建一个“喜欢”负载
REF-输入时钟信号和相匹配的50欧姆的源
阻抗REF +输入信号。如果输入阻抗
于50欧姆显著不同，基准电阻
应作相应调整。
文件编号： 38-07120牧师* B
第10 4
CY23020-1
绝对最大额定值
应力大于本表所列可能导致
永久损坏设备。这些代表的应力
等级而已。该设备在这些或任何其他条件的操作
参数
V
DD
V
IN
T
英镑
T
A
T
J
P
D
描述
任何V电压
DD
引脚相对于GND
电压对任何输入引脚相对于GND
储存温度
工作温度（ TSSOP ）
工作温度（ QFN ）
结温
封装功耗（ TSSOP ）
系统蒸发散高于在此经营的部分规定
规范是不是暗示。扩展最大条件
期间可能会影响其可靠性。
测试条件
-0.5到+5.0
-0.5到V
DD
+ 0.5
-65到+150
0至+70
-40至+85
150最大
1
单位
V
V
°C
°C
°C
°C
W
如火如荼的直流电气特性
V
DDC
= 3.3V ±5%, V
DD
= 2.5V ±5％或3.3V ± 5％的
参数
V
IH
V
IL
V
IH
V
IL
I
IH
I
IL
I
PD
C
IN
描述
REF + ， FBIN +仅输入
REF + ， FBIN +仅输入
逻辑输入唯一
逻辑输入唯一
输出电流高状态V
IN
= V
DD
（ MUL ，C1和RANGE）
V
IN
= V
DD
， （REF ± ， FBIN × S1， S2）的
输出电流低状态VIN = 0V
掉电电流
输入电容
PLL禁用模式， S1 ： S2 = 0
5
0.7 × V
DDC
0.3 × V
DDC
100
10
10
100
A
pF
测试条件
分钟。
2.0
0.8
典型值。
马克斯。
单位
V
V
V
V
A
2.5V如火如荼直流电气特性
V
DDC
= 3.3V ±5%, V
DD
= 2.5V ±5%
参数
I
DD
I
OH
I
OL
V
REF
描述
电源电流
测试条件
卸载， 200兆赫
14
1.19
1.50
分钟。
典型值。
MAX 。 UNIT
225
–14
mA
mA
mA
V
输出电流的高电平状态下测量引脚，空载网，V
OH
= V
DD
– 0.35V
输出电流低状态下测量引脚，无负载的网络，V
OL
= 0.35V
外部参考电压单端输入，请参阅
科幻gure 3
3.3V如火如荼直流电气特性
V
DDC
= 3.3V ±5%, V
DD
= 3.3V ±5%
参数
I
DD
I
OH
I
OL
V
REF
描述
电源电流
输出电流，低状态
外部参考电压
测试条件
卸载， 200兆赫
脚，空载网，V测
OL
= 0.4V
单端输入，请参阅
科幻gure 3
14
0.34 × V
DD
0.46 × V
DD
分钟。
典型值。
马克斯。
240
–18
单位
mA
mA
mA
V
输出电流的高电平状态下测量引脚，空载网，V
OH
= 2.4V
文件编号： 38-07120牧师* B
第10个5
QQ：2881677436 复制
