CY22393 ， CY22394 ， CY22395
三锁相环串行可编程
Flash的可编程时钟发生器
特点
■
■
■
■
■
■
■
■
■
■
■
■
好处
■
■
■
■
三个集成锁相环（ PLL）的
超广角除以计数器（8位Q ， 11位P和7位邮
除）
改进的线性晶体负载电容
闪存编程和外部编程
现场可编程
低抖动，高精度输出
电源管理选项（关机， OE ，暂停）
可配置晶体驱动强度
频率通过三个外部LVTTL输入选择
3.3V操作
16引脚TSSOP封装
CyClocksRT 软件支持
产生了对多达六个三个独特的频率
来自外部源的输出。
允许为0ppm的频率产生和频
转换在最苛刻的应用。
提高频率准确度的温度，年龄，
过程中，和初始ppm的偏移。
非易失性程序可轻松定制，
超快速周转，性能调整，设计时间
缘检测，库存控制，降低部件数量，并且更
安全的产品供应。此外，任何一部分在家庭中能
被编程多次，从而降低了编程
错误并提供现有一个简单的升级路径
设计。
在内部编程样品和原型数量
可使用CY3672 FTG开发工具包。
量产批量已可通过赛普拉斯
安森美半导体的增值分销合作伙伴或
使用第三方程序员BP Microsystems的希洛
系统，等等。
性能，适合高端多媒体，通讯
系统蒸发散，工业， A / D转换器，以及消费应用。
支持多种低功耗应用方案和
通过允许降低了电磁干扰（EMI）的
未使用的输出被关断。
调整晶体驱动强度几乎与所有兼容
晶体。
3位外部频率选择选项PLL1 ， CLKA和
CLKB 。
行业标准包装节省了电路板空间。
易于使用的设计输入软件支持。
2线串行接口，可实现在系统编程成
易失性配置存储器。所有的频率设定可以
改变，提供数以百万计的频率选项。
调整输出缓冲力量，以降低EMI或改善时序
利润率。
微调晶振频率变化的负载
电容。
差分输出高达400 MHz 。
提供了低电压部分的接口选项。
■
高级功能
■
■
■
■
■
在系统的可配置2线串行接口
可配置的输出缓冲器
数字VCXO
高频LVPECL输出（ CY22394只）
3.3 / 2.5V输出（ CY22395只）
■
■
■
■
■
■
■
■
■
■
■
赛普拉斯半导体公司
文件编号： 38-07186牧师* D
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年10月10日
[+ ]反馈
CY22393 ， CY22394 ， CY22395
选择指南
产品型号
CY22393FC
CY22394FC
CY22394FI
CY22395FC
CY22395FI
输出
6 CMOS
1 PECL /
4 CMOS
1 PECL /
4 CMOS
输入频率范围
输出频率范围
细节
商业级温度
商业级温度
工业温度
商业级温度
工业温度
8兆赫， 30兆赫（外部晶振）高达200 MHz
1兆赫， 166兆赫（参考时钟）
8兆赫， 30兆赫（外部晶振） 100兆赫， 400兆赫（ PECL ）
1兆赫， 166兆赫（参考时钟）高达200 MHz （ CMOS ）
8兆赫， 30兆赫（外部晶振） 125兆赫， 375兆赫（ PECL ）
1兆赫， 150兆赫（参考时钟）高达166兆赫（ CMOS ）
4 LVCMOS / 8兆赫， 30兆赫（外部晶振）高达200 MHz （ 3.3V ）
1 CMOS
1兆赫， 166兆赫（参考时钟）高达133兆赫（ 2.5V ）
4 LVCMOS / 8兆赫， 30兆赫（外部晶振）高达166兆赫（ 3.3V ）
1 CMOS
1兆赫， 150兆赫（参考时钟）高达133兆赫（ 2.5V ）
逻辑框图 - CY22393
XTALIN
XTALOUT
OSC 。
XBUF
CON组fi guration
FL灰
PLL1
11位P
8位Q
PLL2
11位P
8位Q
PLL3
11位P
8位Q
4x4
交叉点
开关
分频器
/ 2 /3 ，或/ 4
CLKE
SHUTDOWN / OE
SCLK
SDAT
S2/SUSPEND
分频器
7-Bit
CLKD
分频器
7-Bit
CLKC
分频器
7-Bit
分频器
7-Bit
CLKB
CLKA
文件编号： 38-07186牧师* D
第19 2
[+ ]反馈
CY22393 ， CY22394 ， CY22395
逻辑框图 - CY22394
XTALIN
XTALOUT
OSC 。
XBUF
CON组fi guration
FL灰
PLL1
11位P
8位Q
PLL2
11位P
8位Q
0
180
PECL
产量
P + CLK
P- CLK
SHUTDOWN / OE
SCLK
SDAT
S2/SUSPEND
4x4
交叉点
开关
分频器
7-Bit
CLKC
PLL3
11位P
8位Q
分频器
7-Bit
CLKB
分频器
7-Bit
CLKA
逻辑框图 - CY22395
XTALIN
XTALOUT
OSC 。
分频器
/ 2 /3 ，或/ 4
PLL1
11位P
8位Q
分频器
7-Bit
4x4
交叉点
开关
PLL2
11位P
8位Q
LCLKD
LCLKE
CON组fi guration
FL灰
SHUTDOWN / OE
SCLK
SDAT
S2/SUSPEND
分频器
7-Bit
CLKC
分频器
7-Bit
LCLKB
PLL3
11位P
8位Q
分频器
7-Bit
LCLKA
LCLKA ， LCLKB ， LCLKD ， LCLKE参考LVDD
文件编号： 38-07186牧师* D
第19 3
[+ ]反馈
CY22393 ， CY22394 ， CY22395
引脚配置
图1.引脚图 - 16引脚TSSOP CY22393 / CY22394 / CY22394
CY22393
16引脚TSSOP
CY22394
16引脚TSSOP
CLKC
V
DD
AGND
XTALIN
XTALOUT
XBUF
P- CLK
P + CLK
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
SHUTDOWN / OE
S2/SUSPEND
AV
DD
SCLK （S1）
SDAT （ S 0）
GND
CLKA
CLKB
CLKC
V
DD
AGND
XTALIN
XTALOUT
LV
DD
LCLKD
LCLKE
CY22395
16引脚TSSOP
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
SHUTDOWN / OE
S2/SUSPEND
AV
DD
SCLK （S1）
SDAT （ S 0）
GND / LGND
LCLKA
LCLKB
CLKC
V
DD
AGND
XTALIN
XTALOUT
XBUF
CLKD
CLKE
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
SHUTDOWN / OE
S2/SUSPEND
AV
DD
SCLK （S1）
SDAT （ S 0）
GND
CLKA
CLKB
引脚德网络nitions
名字
CLKC
V
DD
AGND
XTALIN
XTALOUT
XBUF
LV
DD
CLKD或LCLKD
P- CLK
CLKE或LCLKE
P + CLK
CLKB或LCLKB
CLKA或LCLKA
GND / LGND
SDAT （ S 0）
SCLK （S1）
AV
DD
S2/
暂停
SHUTDOWN /
OE
引脚号引脚数引脚数
CY22393
CY22394
CY22395
1
2
3
4
5
6
不适用
7
不适用
8
不适用
9
10
11
12
13
14
15
16
1
2
3
4
5
6
不适用
不适用
7
不适用
8
9
10
11
12
13
14
15
16
1
2
3
4
5
不适用
6
7
不适用
8
不适用
9
10
11
12
13
14
15
16
电源
模拟地
参考晶振输入或外部参考时钟输入
参考晶体反馈
缓冲的参考时钟输出
低电压时钟输出电源
可配置的时钟输出D ; LCLKD参考LVDD
LV PECL输出
[1]
可配置的时钟输出ê ; LCLKE参考LVDD
LV PECL输出
[1]
可配置的时钟输出B ; LCLKB参考LVDD
可配置的时钟输出; LCLKA参考LVDD
地
串口的数据。 S0值锁定启动期间
串行口的时钟。 S1值锁定启动期间
模拟电源
通用输入频率控制;位2 （可选）
挂起模式控制输入
放置在输出三态状态，关闭时芯片
低。或者，唯一的地方输出三态状态，
不低时关闭芯片
描述
可配置的时钟输出C
记
1. LVPECL输出需要一个外部终端网络。
文件编号： 38-07186牧师* D
第19 4
[+ ]反馈
CY22393 ， CY22394 ， CY22395
手术
该CY22393 ， CY22394和CY22395是一个家庭部位
设计为升级现有CY22392设备。这些
件具有类似的性能的CY22392 ，但提供
先进的功能，以满足更苛刻的需求
应用程序。
钟家有，当与组合3的PLL
参考，允许多达四个独立的频率将被输出
多达6个引脚。这三个锁相环是完全
可编程的。
输入负载电容被放置在模头，以减少外部
元件成本。这些电容是真正的平行板
电容超线性性能。这些被选择
降低时发生的非线性负载的频移
带负载，偏置电流，供电和温度电容交互
变化。非线性（ FET栅极）晶体负载电容不得
用于MPEG中， POTS拨号音，通信，或其它
那些对绝对频率敏感的应用
要求。
的负载电容值是通过在一个6位决定
可编程寄存器。负载电容可以用一个设置
0.375pF的为6.0pF到30pF的共晶体负载范围内的分辨率。
对于驱动时钟输入，输入负载电容可
完全绕过。这允许时钟芯片接受的从动
输入频率高达166 MHz的。如果应用程序需要
驱动输入，离开XTALOUT浮动。
配置PLL
PLL1产生一个频率等于所述参考
通过一个11位的除法器由一个8位的除法器（Q）除以和乘以
在PLL的反馈环路（P）的。 PLL1的输出被发送给两个
地点：交叉点开关和PECL输出
（ CY22394 ） 。 PLL1的输出也被送到一个/ 2 /3 ，或/ 4
同步后分频器的输出通过CLKE 。该
PLL1的频率可以通过串口编程进行更改或
由外部CMOS输入， S0，S1和S2 。请参阅以下
上一节
通用输入
对于更多的细节。
PLL2产生一个频率等于所述参考
通过一个11位的除法器由一个8位的除法器（Q）除以和乘以
在PLL的反馈环路（P）的。 PLL2的输出被发送到
交叉点开关。 PLL2的频率用改变
串行编程。
PLL3产生一个频率等于所述参考
通过一个11位的除法器由一个8位的除法器（Q）除以和乘以
在PLL的反馈环路（P）的。 PLL3的输出被发送到
交叉点开关。 PLL3的频率用改变
串行编程。
数字VCXO
串行编程接口被用来动态地改变
在晶体的电容负载的值。在晶体负载的变化
电容对应于所述参考值的改变
频率。
对于赛普拉斯指定特殊的可牵引晶体，
拉电容范围为150 ppm至-150 ppm的中距离投篮。
请注意，调整参考的频率会影响所有
因为所有频率上所有的PLL频率以类似的方式
衍生自单参考。
输出CON组fi guration
在正常操作下有四个内部频率
这是通过一个可编程交叉点路由源
切换到任何四个可编程的7位输出进行分割。该
四种来源分别是：参考， PLL1 ， PLL2和PLL3 。该
以下是对每个输出的描述。
CLKA输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位后分频器
源自两个可编程寄存器1的值。
请参阅“通用输入”一节
5页更多
信息。
CLKB的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位后分频器
源自两个可编程寄存器1的值。
请参阅“通用输入”一节
5页更多
信息。
CLKC的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位后分频器
源于一个可编程的寄存器的值。
CLKD的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位后分频器
源于一个可编程的寄存器的值。对于
CY22394 ， CLKD拿出来作为免费版
一个LV PECL时钟参考CLKE ，绕过两横
点开关和7位后分频器。
CLKE的输出来源于PLL1和经过后
除法器可被编程为/ 2， / 3 ，或/ 4 。对于CY22394 ，
CLKE拿出来当成一个低电压PECL时钟，绕过
后分频器。
XBUF是缓冲基准。
第19 5
通用输入
S2是一个通用的输入被编程为允许两个
不同的频率设置。选项与此开关
通用输入如下： PLL1的频率，所述
CLKB的输出分频器和CLKA的输出分频器。
这两个频率设置包含一个八行内
频数分布表。 SCLK （S1）和SDAT （ S 0）的管脚的值
开始时被锁存起来，并用作其它的两个索引
进入此阵。
CLKA和CLKB具有指向的一个7位的分频器
两个可编程的设置（寄存器0和寄存器1 ） 。两
时钟共享一个寄存器控制并都必须设置为
寄存器0 ，或两者必须被设置为寄存器1 。
例如，该部分可以被编程为使用S0，S1和
S2 （0,0,0到1,1,1）到上控制P和Q的八个不同值
PLL1 。对于每个PLL1 P和Q设置时，这两个CLKA的1和
CLKB分频寄存器可以被选择。任何分隔变化的
的开关S0，S1或S2的结果是保证是无故障。
晶振输入
输入晶体振荡器是这个家族的一个重要特征
的，因为它的灵活性和性能特征的部分。
振荡器的反相器具有可编程驱动强度。这
允许与来自不同晶体的最大兼容性
厂家，进程，性能和质量。
文件编号： 38-07186牧师* D
[+ ]反馈
CY22393
CY22394
CY22395
三锁相环串行可编程
Flash的可编程时钟发生器
特点
三综合锁相环（ PLL）的
超宽鸿沟计数器（ 8位Q ， 11位P，和7位
后除数）
改进的非线性晶体负载电容
闪存编程和外部编程
现场可编程
低抖动，高精度输出
电源管理选项（关机， OE ，暂停）
可配置晶体驱动力
频率通过三个外部LVTTL输入选择
3.3V工作电压
16引脚TSSOP封装
CyClocksRT 支持
好处
生成多达三个不同的频率就高达6
来自外部源的输出。
允许0 ppm的频率产生和频率
转换在最苛刻的应用。
提高频率准确度的温度，年龄，
过程中，和初始ppm的偏移。
非易失性程序可轻松定制，
超快速周转，性能调整，设计时间
缘检测，库存控制，降低部件数量，并且更
安全的产品供应。此外，任何一部分在家庭中能
被编程多次，从而降低了
编程错误，并提供了一个简便的升级途径
现有的设计。
室内设计样品和原型数量
可使用CY3672 FTG开发工具包。
量产批量已可通过赛普拉斯
安森美半导体的增值分销合作伙伴或
使用第三方程序员BP Microsystems的希洛
系统，等等。
适用于高端多媒体，通讯性能
系统蒸发散，工业， A / D转换器，以及消费应用
系统蒸发散。
支持多种低功耗应用方案和
通过允许降低了电磁干扰（EMI）的
未使用的输出被关断。
调整液晶驱动力量，几乎兼容
所有的晶体。
3位外部频率选择选项PLL1 ， CLKA和
CLKB 。
行业标准的电源电压。
业界标准封装节省了电路板空间。
易于使用的设计输入软件支持。
允许在系统编程成性配置
内存。所有的频率设定可以改变提供
数以百万计的频率选项。
调整输出缓冲力量，以降低EMI或改善时序
利润率。
微调晶振频率变化的负载
电容。
差分输出高达400 MHz 。
为低压部分的接口选项。
高级功能
串行编程
可配置的输出缓冲器
数字VCXO
高频LVPECL输出（ CY22394只）
3.3 / 2.5V输出（ CY22395只）
赛普拉斯半导体公司
文件编号： 38-07186牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月23日
CY22393
CY22394
CY22395
选择指南
产品型号
CY22393FC
CY22393FI
CY22394FC
CY22394FI
CY22395FC
CY22395FI
输出
6 CMOS
6 CMOS
1 PECL /
4 CMOS
1 PECL /
4 CMOS
输入频率范围
输出频率范围
细节
商业级温度
工业温度
商业级温度
工业温度
商业级温度
工业温度
8兆赫， 30兆赫（外部晶振）高达200 MHz
1兆赫， 166兆赫（参考时钟）
8兆赫， 30兆赫（外部晶振）高达166 MHz的
1兆赫， 150兆赫（参考时钟）
8兆赫， 30兆赫（外部晶振） 100兆赫， 400兆赫（ PECL ）
1兆赫， 166兆赫（参考时钟）高达200 MHz （ CMOS ）
8兆赫， 30兆赫（外部晶振） 125兆赫， 375兆赫（ PECL ）
1兆赫， 150兆赫（参考时钟）高达166兆赫（ CMOS ）
4 LVCMOS / 8兆赫， 30兆赫（外部晶振）高达200 MHz （ 3.3V ）
1 CMOS
1兆赫， 166兆赫（参考时钟）高达133兆赫（ 2.5V ）
4 LVCMOS / 8兆赫， 30兆赫（外部晶振）高达166兆赫（ 3.3V ）
1 CMOS
1兆赫， 150兆赫（参考时钟）高达133兆赫（ 2.5V ）
逻辑框图 - CY22393
XTALIN
XTALOUT
OSC 。
XBUF
CON组fi guration
FL灰
PLL1
11位P
8位Q
PLL2
11位P
8位Q
PLL3
11位P
8位Q
4x4
交叉点
开关
分频器
/ 2 /3 ，或/ 4
CLKE
SHUTDOWN / OE
SCLK
SDAT
S2/SUSPEND
分频器
7-Bit
分频器
7-Bit
CLKD
CLKC
分频器
7-Bit
分频器
7-Bit
CLKB
CLKA
逻辑框图 - CY22394
XTALIN
XTALOUT
OSC 。
XBUF
CON组fi guration
FL灰
PLL1
11位P
8位Q
PLL2
11位P
8位Q
0
180
PECL
产量
P + CLK
P- CLK
SHUTDOWN / OE
SCLK
SDAT
S2/SUSPEND
4x4
交叉点
开关
分频器
7-Bit
CLKC
PLL3
11位P
8位Q
分频器
7-Bit
CLKB
分频器
7-Bit
CLKA
文件编号： 38-07186牧师* B
第19 2
CY22393
CY22394
CY22395
逻辑框图 - CY22395
XTALIN
XTALOUT
OSC 。
分频器
/ 2 /3 ，或/ 4
PLL1
11位P
8位Q
分频器
7-Bit
4x4
交叉点
开关
PLL2
11位P
8位Q
LCLKD
LCLKE
CON组fi guration
FL灰
SHUTDOWN / OE
SCLK
SDAT
S2/SUSPEND
分频器
7-Bit
CLKC
分频器
7-Bit
LCLKB
PLL3
11位P
8位Q
分频器
7-Bit
LCLKA
LCLKA ， LCLKB ， LCLKD ， LCLKE参考LVDD
销刀豆网络gurations
CY22393
16引脚TSSOP
CLKC
V
DD
AGND
XTALIN
XTALOUT
XBUF
CLKD
CLKE
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
SHUTDOWN / OE
S2/SUSPEND
AV
DD
SCLK （S1）
SDAT （ S 0）
GND
CLKA
CLKB
CLKC
V
DD
AGND
XTALIN
XTALOUT
XBUF
P- CLK
P + CLK
CY22394
16引脚TSSOP
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
SHUTDOWN / OE
S2/SUSPEND
AV
DD
SCLK （S1）
SDAT （ S 0）
GND
CLKA
CLKB
CLKC
V
DD
AGND
XTALIN
XTALOUT
LV
DD
LCLKD
LCLKE
CY22395
16引脚TSSOP
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
SHUTDOWN / OE
S2/SUSPEND
AV
DD
SCLK （S1）
SDAT （ S 0）
GND / LGND
LCLKA
LCLKB
引脚德网络nitions
名字
CLKC
V
DD
AGND
XTALIN
XTALOUT
XBUF
LV
DD
CLKD或LCLKD
P- CLK
CLKE或LCLKE
P + CLK
CLKB或LCLKB
引脚号引脚数引脚数
CY22393
CY22394
CY22395
1
2
3
4
5
6
不适用
7
不适用
8
不适用
9
1
2
3
4
5
6
不适用
不适用
7
不适用
8
9
1
2
3
4
5
不适用
6
7
不适用
8
不适用
9
电源
模拟地
参考晶振输入或外部参考时钟输入
参考晶体反馈
缓冲的参考时钟输出
低电压时钟输出电源
可配置的时钟输出D ; LCLKD参考LVDD
LV PECL输出
[1]
可配置的时钟输出ê ; LCLKE参考LVDD
LV PECL输出
[1]
可配置的时钟输出B ; LCLKB参考LVDD
描述
可配置的时钟输出C
注意：
1. LVPECL输出需要一个外部终端网络。
文件编号： 38-07186牧师* B
第19 3
CY22393
CY22394
CY22395
引脚德网络nitions
（续）
名字
CLKA或LCLKA
GND / LGND
SDAT （ S 0）
SCLK （S1）
AV
DD
S2/
暂停
SHUTDOWN /
OE
引脚号引脚数引脚数
CY22393
CY22394
CY22395
10
11
12
13
14
15
16
10
11
12
13
14
15
16
10
11
12
13
14
15
16
地
两线串行端口的数据。在启动过程中S0值锁存
两线串行端口时钟。在启动过程中S1值锁存
模拟电源
通用输入频率控制;位2 （可选）
挂起模式控制输入
放置在输出三态状态，关闭芯片
当低。或者，唯一的地方在输出三态
条件和不低时关闭芯片
CLKA和CLKB都具有指向的一个7位的分频器
两个可编程的设置（寄存器0和寄存器1 ） 。两
时钟共享一个寄存器控制，所以它们必须被设置为
寄存器0 ，或两者必须被设置为寄存器1 。
例如，该部分可以被编程为使用S0，S1和
S2 （0,0,0到1,1,1）来控制P和Q的八个不同值
在PLL1 。对于每个PLL1 P和Q设置时，这两个CLKA之一
和CLKB分频寄存器可以被选择。任何分隔变化
作为开关S0，S1或S2的结果是保证是毛刺
免费。
晶振输入
输入晶体振荡器是这个家族的一个重要特征
的，因为它的灵活性和性能特征的部分。
振荡器的反相器具有可编程驱动强度。这
允许与来自不同晶体的最大兼容性
厂家，进程，性能和质量。
输入负载电容被放置在模头，以减少外部
元件成本。这些电容是真正的平行板
电容超线性性能。这些被选择
降低时发生的非线性负载的频移
带负载，偏置电流，供电和温度电容交互
变化。非线性（ FET栅极）晶体负载电容应
不能用于MPEG中， POTS拨号音，通信，或
其他应用，这些应用对绝对频率敏感
要求。
的负载电容值是通过在一个6位决定
可编程寄存器。负载电容可以被设置
0.375 pF的6 pF的总晶体负载范围内的分辨率
30 pF的。
对于驱动时钟输入的输入负载电容可
完全绕过。这使得时钟芯片接受
驱动频率输入高达166兆赫。如果应用程序
需要驱动的输入，然后XTALOUT必须悬空。
数字VCXO
串行编程接口可以被用来动态
改变对晶体的电容负载的值。在改变
晶体负载电容对应的变化
参考频率。
对于赛普拉斯指定特殊的可牵引晶体， capac-
itance拉范围为150 ppm至-150 ppm的中距离投篮。
描述
可配置的时钟输出; LCLKA参考LVDD
手术
该CY22393 ， CY22394和CY22395是一个家庭部位
设计为升级现有CY22392设备。这些
件具有类似的性能的CY22392 ，但提供
先进的功能，以满足更苛刻的需求
应用程序。
钟家有，当与合三锁相环
基准，允许多达四个独立的频率是
输出多达6个引脚。这三个锁相环是完全
可编程的。
配置PLL
PLL1产生一个频率等于所述参考
通过一个11位由8位除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL1的输出被送到
到两个位置：交叉点开关和PECL输出
（ CY22394 ） 。 PLL1的输出也被送到一个/ 2 /3 ，或/ 4
同步后分频器的输出通过CLKE 。该
PLL1频率可以通过串行编程或改变
由外部CMOS输入， S0，S1和S2 。请参阅以下
在通用输入部分以了解详情。
PLL2产生一个频率等于所述参考
通过一个11位由8位除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL2的输出被送到
到交叉点开关。 PLL2的频率可以是
通过串行编程改变。
PLL3产生一个频率等于所述参考
通过一个11位由8位除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL3的输出被送到
到交叉点开关。 PLL3的频率可以是
通过串行编程改变。
通用输入
S2是一个通用的输入，可以被编程到
允许两个不同的频率设置。选项可能
切换与该通用输入如下：在
PLL1 ， CLKB的输出分频，并输出频率
分CLKA的。
这两个频率设置包含一个八行内
频数分布表。 SCLK （S1）和SDAT （ S 0）的管脚的值
在启动过程中被锁存和用作其它的两个索引
进入此阵。
文件编号： 38-07186牧师* B
第19 4
CY22393
CY22394
CY22395
请注意，调整参考的频率会
因为所有影响以相同的方式对所有的PLL的所有频率
频率都来源于单个参考。
输出CON组fi guration
在正常操作下有四个内部频率
可以通过可编程的交叉点被路由源
切换到任何四个可编程的7位输出进行分割。
这四个来源：参考， PLL1 ， PLL2和PLL3 。该
以下是对每个输出的描述。
CLKA输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位职位
分频器来源于两个可编程单其价值
寄存器。查看通用输入的部分更多
信息。
CLKB的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位职位
分频器来源于两个可编程单其价值
寄存器。查看通用输入的部分更多
信息。
CLKC的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位职位
分频器是由一个可编程寄存器的值。
CLKD的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位职位
分频器是由一个可编程寄存器的值。为
在CY22394 ， CLKD拿出来作为免费
版本LV PECL时钟参考CLKE ，绕过
两者的交叉点开关和7位后分频器。
CLKE的输出来源于PLL1和经过后
除法器可被编程为/ 2， / 3 ，或/ 4 。对于
CY22394 ， CLKE拿出来作为LV PECL时钟，
绕过后分频器。
XBUF简直就是缓冲基准。
时钟输出端都被设计来驱动的单点
加载带15 pF的总集总负载电容。而
驱动多个负载，可以用正确的终止它
一般不推荐。
省电功能
关断/ OE输入三态输出的时候
拉低。如果系统关机启用的低电平该引脚
也切断了锁相环，计数器，基准振荡器，以及所有
其它活性成分。在V所产生的电流
DD
引脚将小于5 mA（典型值） 。离开后关机
模式下，锁相环将不得不重新锁定。
将S2 / SUSPEND输入可以被配置为关闭一个
可定制的一套输出和/或锁相环，低的时候。所有的PLL
和任何输出可以在几乎任意组合被关闭
国家。唯一的限制是，如果PLL被关断时，所有的输出
从它衍生的，也必须关闭。暂停锁相环（PLL）隔
关闭所有相关联的逻辑，而暂停输出简单
强制三态状态。
带串行接口，每一个PLL和/或输出可以是
单独禁用。这提供了全面控制的权力
节约。
改善抖动
抖动优化控制是缓解问题的有益
相关的类似时钟在同一时刻切换，
造成多余的抖动。如果一个PLL是驱动多台
输出时，PLL的负相位，可以选择一
输出的（ CLKA - CLKD ） 。这防止了输出边缘
自调心，让优异的抖动性能。
电源排序
对于部分有多个V
DD
销，不存在电源
排序要求。该部分将不完全运行
直到所有的V
DD
销已经长大的电压
在“工作条件”表中指定。
所有的理由应连接到同一地平面。
CyClocksRT软件
CyClocksRT是我们的第二代软件应用
它允许用户配置该系列器件。该
易于使用的界面提供了许多完全控制
该家族的特征，包括但不限于，输入
频率， PLL和输出频率，和不同
功能选项。数据表的频率范围限制是
检查和性能优化自动应用。
CyClocksRT还具有功率估算功能，允许
用户可以看到特定组态的电力消耗
口粮。您可以下载CyberClocks的免费副本
包括CyClocksRT免费在赛普拉斯网站：
www.cypress.com
CyClocksRT用于生成P，Q，和用于分频值
在串行编程。有许多内部频率
这是不记录在此数据表，但规则
所需的设备的正确操作。这些规则可
通过使用CyClocksRT的最新版本进行检查。
结温限制
它可以编程这个家庭使得最大
结温额定值超出。包Q
JA
is
115 ° C / W 。使用CyClocksRT功率估算功能
验证程序的配置满足结
温度和封装功耗最大
收视率。
动态更新
输出分频寄存器不与同步
输出时钟。改变的有源输出的分频值
可能会造成的输出毛刺。
PLL的P和Q的数据的三个字节之间传播。每个字节
成为活跃在确认了该字节，因此更改
P和Q的数据的有源锁相环可能会引起在PLL试图
锁定了界外的情况。出于这个原因，它是
建议在PLL被编程来关闭
在更新。这可以通过设置在PLL * _en进行
有点低。
PLL1 ， CLKA和CLKB各有多个寄存器
提供数据。编程这些资源可以是accom-
始终编程一个无效的寄存器安全plished ，
然后过渡到该寄存器。这使得这些
资源留在编程过程中。
串行接口是活动的，即使在关机/ OE
脚低，串行接口逻辑使用静态组件
而完全是自定时。的部分，将不符合我
DDS
电流限制与转换输入。
文件编号： 38-07186牧师* B
第19 5
CY22393
CY22394
CY22395
三锁相环串行可编程
Flash的可编程时钟发生器
特点
三综合锁相环（ PLL）的
超宽鸿沟计数器（ 8位Q ， 11位P，和7位职位
除）
改进的非线性晶体负载电容
闪存编程和外部编程
现场可编程
低抖动，高精度输出
电源管理选项（关机， OE ，暂停）
可配置晶体驱动力
频率通过三个外部LVTTL输入选择
3.3V工作电压
16引脚TSSOP封装
CyClocksRT 软件支持
好处
生成多达三个不同的频率就高达6
来自外部源的输出。
允许0 ppm的频率产生和频率
转换在最苛刻的应用。
提高频率准确度的温度，年龄，
过程中，和初始ppm的偏移。
非易失性程序可轻松定制，
超快速周转，性能调整，设计时间
缘检测，库存控制，降低部件数量，并且更
安全的产品供应。此外，任何一部分在家庭中能
被编程多次，从而降低了
编程错误，并提供了一个简便的升级途径
现有的设计。
室内设计样品和原型数量
可使用CY3672 FTG开发工具包。
量产批量已可通过赛普拉斯
安森美半导体的增值分销合作伙伴或
使用第三方程序员BP Microsystems的希洛
系统，等等。
适用于高端多媒体，通讯性能
系统蒸发散，工业， A / D转换器，以及消费应用
系统蒸发散。
支持多种低功耗应用方案和
通过允许降低了电磁干扰（EMI）的
未使用的输出被关断。
调整液晶驱动力量，几乎兼容
所有的晶体。
3位外部频率选择选项PLL1 ， CLKA和
CLKB 。
行业标准包装节省了电路板空间。
易于使用的设计输入软件支持。
I
2
C接口允许在系统编程转化为挥发性
配置存储器中。所有的频率设定可以
改变，提供数以百万计的频率选项。
调整输出缓冲力量，以降低EMI或改善时序
利润率。
微调晶振频率变化的负载
电容。
差分输出高达400 MHz 。
为低压部分的接口选项。
高级功能
I
2
在系统的可配置C串行接口
可配置的输出缓冲器
数字VCXO
高频LVPECL输出（ CY22394只）
3.3 / 2.5V输出（ CY22395只）
赛普拉斯半导体公司
文件编号： 38-07186牧师* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年3月13日
[+ ]反馈
CY22393
CY22394
CY22395
选择指南
产品型号
CY22393FC
CY22393FI
CY22394FC
CY22394FI
CY22395FC
CY22395FI
输出
6 CMOS
6 CMOS
1 PECL /
4 CMOS
1 PECL /
4 CMOS
输入频率范围
输出频率范围
细节
商业级温度
工业温度
商业级温度
工业温度
商业级温度
工业温度
8兆赫， 30兆赫（外部晶振）高达200 MHz
1兆赫， 166兆赫（参考时钟）
8兆赫， 30兆赫（外部晶振）高达166 MHz的
1兆赫， 150兆赫（参考时钟）
8兆赫， 30兆赫（外部晶振） 100兆赫， 400兆赫（ PECL ）
1兆赫， 166兆赫（参考时钟）高达200 MHz （ CMOS ）
8兆赫， 30兆赫（外部晶振） 125兆赫， 375兆赫（ PECL ）
1兆赫， 150兆赫（参考时钟）高达166兆赫（ CMOS ）
4 LVCMOS / 8兆赫， 30兆赫（外部晶振）高达200 MHz （ 3.3V ）
1 CMOS
1兆赫， 166兆赫（参考时钟）高达133兆赫（ 2.5V ）
4 LVCMOS / 8兆赫， 30兆赫（外部晶振）高达166兆赫（ 3.3V ）
1 CMOS
1兆赫， 150兆赫（参考时钟）高达133兆赫（ 2.5V ）
逻辑框图 - CY22393
XTALIN
XTALOUT
OSC 。
XBUF
CON组fi guration
FL灰
PLL1
11位P
8位Q
PLL2
11位P
8位Q
PLL3
11位P
8位Q
分频器
7-Bit
CLKB
4x4
交叉点
开关
分频器
/ 2 /3 ，或/ 4
CLKE
SHUTDOWN / OE
SCLK
SDAT
S2/SUSPEND
分频器
7-Bit
CLKD
分频器
7-Bit
CLKC
分频器
7-Bit
CLKA
逻辑框图 - CY22394
XTALIN
XTALOUT
OSC 。
XBUF
CON组fi guration
FL灰
PLL1
11位P
8位Q
0
180
PECL
产量
P + CLK
P- CLK
SHUTDOWN / OE
SCLK
SDAT
S2/SUSPEND
PLL2
11位P
8位Q
4x4
交叉点
开关
分频器
7-Bit
CLKC
PLL3
11位P
8位Q
分频器
7-Bit
CLKB
分频器
7-Bit
CLKA
文件编号： 38-07186牧师* C
第17页2
[+ ]反馈
CY22393
CY22394
CY22395
逻辑框图 - CY22395
XTALIN
XTALOUT
OSC 。
分频器
/ 2 /3 ，或/ 4
PLL1
11位P
8位Q
SHUTDOWN / OE
SCLK
SDAT
S2/SUSPEND
PLL2
11位P
8位Q
分频器
7-Bit
LCLKB
4x4
交叉点
开关
分频器
7-Bit
分频器
7-Bit
LCLKD
LCLKE
CON组fi guration
FL灰
CLKC
PLL3
11位P
8位Q
分频器
7-Bit
LCLKA
LCLKA ， LCLKB ， LCLKD ， LCLKE参考LVDD
销刀豆网络gurations
CY22393
16引脚TSSOP
CLKC
V
DD
AGND
XTALIN
XTALOUT
XBUF
CLKD
CLKE
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
SHUTDOWN / OE
S2/SUSPEND
AV
DD
SCLK （S1）
SDAT （ S 0）
GND
CLKA
CLKB
CLKC
V
DD
AGND
XTALIN
XTALOUT
XBUF
P- CLK
P + CLK
CY22394
16引脚TSSOP
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
SHUTDOWN / OE
S2/SUSPEND
AV
DD
SCLK （S1）
SDAT （ S 0）
GND
CLKA
CLKB
CLKC
V
DD
AGND
XTALIN
XTALOUT
LV
DD
LCLKD
LCLKE
CY22395
16引脚TSSOP
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
SHUTDOWN / OE
S2/SUSPEND
AV
DD
SCLK （S1）
SDAT （ S 0）
GND / LGND
LCLKA
LCLKB
引脚德网络nitions
名字
CLKC
V
DD
AGND
XTALIN
XTALOUT
XBUF
LV
DD
CLKD或LCLKD
P- CLK
CLKE或LCLKE
P + CLK
引脚号引脚数引脚数
CY22393
CY22394
CY22395
1
2
3
4
5
6
不适用
7
不适用
8
不适用
1
2
3
4
5
6
不适用
不适用
7
不适用
8
1
2
3
4
5
不适用
6
7
不适用
8
不适用
电源
模拟地
参考晶振输入或外部参考时钟输入
参考晶体反馈
缓冲的参考时钟输出
低电压时钟输出电源
可配置的时钟输出D ; LCLKD参考LVDD
LV PECL输出
[1]
可配置的时钟输出ê ; LCLKE参考LVDD
LV PECL输出
[1]
描述
可配置的时钟输出C
记
1. LVPECL输出需要一个外部终端网络。
文件编号： 38-07186牧师* C
第17页3
[+ ]反馈
CY22393
CY22394
CY22395
引脚德网络nitions
（续）
名字
CLKB或LCLKB
CLKA或LCLKA
GND / LGND
SDAT （ S 0）
SCLK （S1）
AV
DD
S2/
暂停
SHUTDOWN /
OE
引脚号引脚数引脚数
CY22393
CY22394
CY22395
9
10
11
12
13
14
15
16
9
10
11
12
13
14
15
16
9
10
11
12
13
14
15
16
描述
可配置的时钟输出B ; LCLKB参考LVDD
可配置的时钟输出; LCLKA参考LVDD
地
串行端口（我
2
C）数据。 S0值锁定启动期间
串行端口（我
2
C）时钟。 S1值锁定启动期间
模拟电源
通用输入频率控制;位2 （可选）
挂起模式控制输入
放置在输出三态状态，关闭时芯片
低。或者，唯一的地方输出三态状态，
不低时关闭芯片
这两个频率设置包含一个八行内
频数分布表。 SCLK （S1）和SDAT （ S 0）的管脚的值
开始时被锁存起来，并用作其它的两个索引
进入此阵。
CLKA和CLKB具有指向的一个7位的分频器
两个可编程的设置（寄存器0和寄存器1 ） 。两
时钟共享一个寄存器控制并都必须设置为
寄存器0 ，或两者必须被设置为寄存器1 。
例如，该部分可以被编程为使用S0，S1和
S2 （0,0,0到1,1,1）来控制P和Q的八个不同值
在PLL1 。对于每个PLL1 P和Q设置时，这两个CLKA之一
和CLKB分频寄存器可以被选择。任何分隔变化
作为开关S0，S1或S2的结果是保证是毛刺
免费。
晶振输入
输入晶体振荡器是这个家族的一个重要特征
的，因为它的灵活性和性能特征的部分。
振荡器的反相器具有可编程驱动强度。这
允许与来自不同晶体的最大兼容性
厂家，进程，性能和质量。
输入负载电容被放置在模头，以减少外部
元件成本。这些电容是真正的平行板
电容超线性性能。这些被选择
降低时发生的非线性负载的频移
带负载，偏置电流，供电和温度电容交互
变化。非线性（ FET栅极）晶体负载电容应
不能用于MPEG中， POTS拨号音，通信，或
其他应用，这些应用对绝对频率敏感
要求。
的负载电容值是通过在一个6位决定
可编程寄存器。负载电容可以被设置
0.375 pF的6 pF的总晶体负载范围内的分辨率
30 pF的。
对于驱动时钟输入，输入负载电容可
完全绕过。这允许时钟芯片接受
驱动频率输入高达166兆赫。如果应用程序
需要驱动的输入，离开XTALOUT浮动。
手术
该CY22393 ， CY22394和CY22395是一个家庭部位
设计为升级现有CY22392设备。这些
件具有类似的性能的CY22392 ，但提供
先进的功能，以满足更苛刻的需求
应用程序。
钟家有，当与合三锁相环
基准，允许多达四个独立的频率是
输出多达6个引脚。这三个锁相环是完全
可编程的。
配置PLL
PLL1产生一个频率等于所述参考
通过一个11位由8位除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL1的输出被送到
到两个位置：交叉点开关和PECL输出
（ CY22394 ） 。 PLL1的输出也被送到一个/ 2 /3 ，或/ 4
同步后分频器的输出通过CLKE 。该
PLL1的频率可以通过串口编程进行更改
或通过外部CMOS输入， S0，S1和S2 。请参阅以下
上一节
通用输入
对于更多的细节。
PLL2产生一个频率等于所述参考
通过一个11位由8位除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL2的输出被送到
到交叉点开关。 PLL2的频率改变
采用串行编程。
PLL3产生一个频率等于所述参考
通过一个11位由8位除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL3的输出被送到
到交叉点开关。 PLL3的频率改变
采用串行编程。
通用输入
S2是一个通用的输入被编程以允许
两个不同的频率设置。选择与切换
这个通用输入如下：频率
PLL1 ， CLKB的输出分频，并输出分频
CLKA 。
文件编号： 38-07186牧师* C
第17页4
[+ ]反馈
CY22393
CY22394
CY22395
数字VCXO
串行编程接口用于动态
改变对晶体的电容负载的值。在改变
晶体负载电容对应的变化
参考频率。
对于赛普拉斯指定特殊的可牵引晶体， capac-
itance拉范围为150 ppm至-150 ppm的中距离投篮。
请注意，调整参考的频率影响
以类似的方式对所有的PLL的所有频率，因为所有的
频率都来源于单个参考。
输出CON组fi guration
在正常操作下有四个内部频率
这是通过一个可编程交叉点开关路由源
任意四个可编程7位输出进行分割。四
来源：参考， PLL1 ， PLL2和PLL3 。以下
是每一个输出的描述。
CLKA输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位职位
从分两个可编程之一源于它的价值
寄存器。
查看关于“通用输入”一节
第4页
了解更多信息。
CLKB的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位职位
从分两个可编程之一源于它的价值
寄存器。
查看关于“通用输入”一节
第4页
了解更多信息。
CLKC的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位职位
分频器是由一个可编程寄存器的值。
CLKD的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。 7位职位
分频器是由一个可编程寄存器的值。为
在CY22394 ， CLKD拿出来作为免费
版本LV PECL时钟参考CLKE ，绕过
两者的交叉点开关和7位后分频器。
CLKE的输出来源于PLL1和经过后
除法器可被编程为/ 2， / 3 ，或/ 4 。对于
CY22394 ， CLKE拿出来作为低电压PECL时钟，
绕过后分频器。
XBUF是缓冲基准。
时钟输出端都被设计来驱动的单点
加载带15 pF的总集总负载电容。而
驱动多个负载，可以用正确的终止它
一般不推荐。
省电功能
当拉到SHUTDOWN / OE输入三态输出
低。如果系统关机启用的低电平该引脚还
切断的PLL ，计数器，基准振荡器，以及所有其他
活性成分。在V所产生的电流
DD
销是
小于5 mA（典型值） 。重新锁定离职后的锁相环
关断模式。
在S2 /暂停输入配置来关闭定做
izable组输出和/或锁相环，低的时候。所有的PLL和
任何输出都在几乎任何组合关闭。该
唯一的限制是，如果PLL被关断时，所有的输出从来自
它也必须被关闭。暂停锁相环（PLL）关闭所有
文件编号： 38-07186牧师* C
相关的逻辑，而悬挂的输出只是强迫一个
TRI- STATE状态。
带串行接口，每一个PLL和/或输出是单独
禁用。这提供了完全控制积蓄力量。
改善抖动
抖动优化控制是缓解问题的有益
相关的类似时钟在同一时刻切换，
造成多余的抖动。如果一个PLL是驱动多台
输出时，PLL的负相位，可以选择一
输出的（ CLKA - CLKD ） 。这防止了输出边缘
自调心，让优异的抖动性能。
电源排序
对于部分有多个V
DD
销，不存在电源
排序要求。该部分是没有完全运作之前，
所有V
DD
销已经长大到规定的电压
该
工作条件[2]表第12页。
所有的理由应连接到同一地平面。
CyClocksRT软件
CyClocksRT是我们的第二代软件应用
它允许用户配置该系列器件。该
易于使用的界面提供了许多完全控制
该家族的特征，包括但不限于，输入
频率， PLL和输出频率，和不同
功能选项。它检查数据表的频率范围局限性
tions和自动应用性能调优。
CyClocksRT还具有功率估算功能，允许
用户可以看到特定组态的电力消耗
口粮。您可以下载CyberClocks的免费副本
包括CyClocksRT免费在赛普拉斯网站：
www.cypress.com 。
CyClocksRT用于生成P，Q，和用于分频值
在串行编程。有许多内部频率
未记录在此数据表，但规则
所需的设备的正确操作。检查这些规则
通过使用CyClocksRT的最新版本。
结温限制
它可以编程这个家庭使得最大
结温额定值超出。包
θ
JA
is
115 ° C / W 。使用CyClocksRT功率估算功能
验证程序的配置满足结
温度和封装功耗最大
收视率。
动态更新
输出分频寄存器不与同步
输出时钟。改变的有源输出的分频值
可能会造成的输出毛刺。
PLL的P和Q的数据的三个字节之间传播。每个字节
成为活跃在确认了该字节，因此更改
P和Q的数据的有源锁相环可能会导致PLL尝试
到了界外的情况锁定。为此，关闭
锁相环在更新过程中被编程。通过这样做
设置PLL * _en有点低。
PLL1 ， CLKA和CLKB各有多个寄存器
提供数据。要安全地编程这些资源，始终
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