【CY22392三锁相环通用闪存可编程时钟发生器特点■■■■■■■■■■■■■■提高频率温度测量的精确】,IC型号CY22392FXI,CY22392FXI PDF资料,CY22392FXI经销商,ic,电子元器件-51电子网

CY22392

三锁相环通用

闪存可编程时钟发生器

特点

■

提高频率温度测量的精确性，年龄，过程，

和初始偏移。

非易失性程序可轻松定制，

超快速周转，性能调整，设计时间

缘检测，库存控制，降低部件数量，并且更

安全的产品供应。此外，任何一部分在家庭中能

也可多次编程从而降低

编程错误，并提供了一个简便的升级途径

现有的设计。

内部样品和原型数量的编程

可使用CY3672 FTG开发工具包。生产

数量可通过赛普拉斯半导体公司

增值分销伙伴，或者使用第三方

从BP微，高住低训系统，和程序员

其他人。

性能，适合高端多媒体，

通信，工业， A / D转换器，以及消费

应用程序。

支持多种低功耗应用方案和

降低EMI通过允许未使用的输出被关断。

调整晶体驱动强度几乎与所有兼容

晶体。

3位外部频率选择选项PLL1 ， CLKA和

CLKB 。

行业标准的电源电压。

行业标准包装节省电路板空间。

易于使用的设计输入软件支持。

三集成锁相环

超广角除以计数器（8位Q ， 11位P和7位邮

除）

改进的线性晶体负载电容

可编程闪存

现场可编程

低抖动，高精度输出

电源管理选项（关机， OE ，暂停）

可配置晶体驱动强度

频率通过3个外部LVTTL输入选择

3.3V操作

16引脚TSSOP封装

CyClocksRT 支持

■

好处

■

生成最多3个独特的频率对6个输出高达200

兆赫从外部源。对于目前的功能升级

CY2292系列。

允许为0ppm的频率产生和频

在最苛刻的应用的转换。

■

逻辑框图

XTALIN

XTALOUT

OSC 。

XBUF

CON组fi guration

FL灰

PLL1

11位P

8位Q

PLL2

11位P

8位Q

PLL3

11位P

8位Q

4x4

交叉点

开关

分频器

/ 2,3 ，或4个

CLKE

SHUTDOWN / OE

S2/SUSPEND

分频器

7位

分频器

7位

CLKD

CLKC

分频器

7位

分频器

7位

CLKB

CLKA

赛普拉斯半导体公司

文件编号： 38-07013牧师* E

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2008年10月10日

[+ ]反馈

CY22392

引脚配置

图1. CY22392 - 16引脚TSSOP

CLKC

AGND

XTALIN

XTALOUT

XBUF

CLKD

CLKE

SHUTDOWN / OE

S2/SUSPEND

GND

CLKA

CLKB

引脚德网络nitions

名字

CLKC

AGND

XTALIN

XTALOUT

XBUF

CLKD

CLKE

CLKB

CLKA

GND

S2/

暂停

SHUTDOWN / OE

引脚数

描述

可配置的时钟输出C

电源

模拟地

参考晶振输入或外部参考时钟输入

参考晶体反馈

缓冲的参考时钟输出

可配置的时钟输出D

可配置的时钟输出ê

可配置的时钟输出B

可配置的时钟输出

地

通用输入频率控制;位0

通用输入频率控制; 1位

模拟电源

通用输入频率控制; 2位可选择挂起模式控制

输入。

放置在输出三态状态，并关闭片上低的时候。（可选）

唯一的地方在输出三态状态，不低时关闭芯片

文件编号： 38-07013牧师* E

第2 9

[+ ]反馈

CY22392

手术

该CY22392是升级现有CY2292 。新

设备具有更宽的频率范围内，具有更大的灵活性，改进的

性能，并集成了许多功能，可以降低PLL

敏感性外部系统的问题。

该装置具有，当与组合3的PLL

参考，允许多达四个独立的频率将被输出

多达6个引脚。这三个锁相环是完全

可编程的。

应用程序

要求。

是

敏感

绝对

频率

的负载电容值是通过在一个6位决定

可编程寄存器。负载电容可以用一个设置

0.375 pF的6 pF左右共晶体负载范围内的分辨率

30 pF的。

对于驱动时钟输入的输入负载电容可

完全绕过。这使得时钟芯片接受

驱动频率输入高达166兆赫。如果应用程序需要

一个驱动的输入，然后XTALOUT必须悬空。

配置PLL

PLL1产生一个频率等于所述参考

通过一个11位的除法器由一个8位的除法器（Q）除以和乘以

在PLL的反馈环路（P）的。 PLL1的输出被发送到

交叉点开关。 PLL1的输出也被送到一个/ 2 /3 ，或

/ 4同步后分频器的输出通过CLKE 。该

PLL1的频率可以通过外部CMOS输入而改变，

S0，S1， S2。查看通用输入下面的部分

了解更多详情。

PLL2产生一个频率等于所述参考

通过一个11位的除法器由一个8位的除法器（Q）除以和乘以

在PLL的反馈环路（P）的。 PLL2的输出被发送到

交叉点开关。

PLL3产生一个频率等于所述参考

通过一个11位的除法器由一个8位的除法器（Q）除以和乘以

在PLL的反馈环路（P）的。 PLL3的输出被发送到

交叉点开关。

输出CON组fi guration

在正常操作下有四个内部频率

可以通过一个可编程交叉点被路由源

切换到任何四个可编程的7位输出进行分割。该

四种来源分别是：参考， PLL1 ， PLL2和PLL3 。此外，

很多输出有更大的灵活性的独特能力。

以下是各个输出的描述。

CLKA输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源自两个可编程寄存器1的值。每

的S0，S1的8种可能的组合， S2控制哪

两个可编程寄存器加载到CLKA的7位

后分频器。请参阅“通用输入”了解更多

信息。

CLKB的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源自两个可编程寄存器1的值。每

的S0，S1的8种可能的组合，和S2的控制

其中的两个可编程寄存器被装入CLKA的

7位后分频器。请参阅“通用”的输入

更多的信息。

CLKC的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源于一个可编程的寄存器的值。

CLKD的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源于一个可编程的寄存器的值。

CLKE的输出来源于PLL1和经过后

除法器可被编程为/ 2， / 3 ，或/ 4 。

XBUF简直就是缓冲基准。

时钟输出端都被设计来驱动的单点

加载带15 pF的总集总负载电容。而驾驶

多个负载可以用适当的终止它是

一般不建议使用。

通用输入

S0，S1和S2是通用输入，可以是

编程以允许8个不同的频率设置。

这可能与这些通用的输入进行切换选项

如下; PLL1的频率， CLKB的输出分频，

和CLKA的输出分频器。

CLKA和CLKB都具有指向两个一7位的除法

可编程设置（寄存器0和寄存器1 ）。两个时钟

共享一个寄存器控制，所以它们必须被设置为寄存器0 ，

或两者必须被设置为寄存器1 。

例如：该部分可以被编程为使用S0，S1和

S2 （0,0,0到1,1,1）到上控制P和Q的八个不同值

PLL1 。对于每个PLL1 P和Q设置时，这两个CLKA的1和

CLKB分频寄存器可以被选择。任何分隔变化的

的开关S0，S1或S2的结果是保证是无故障。

晶振输入

输入晶体振荡器是本装置的一个重要特征

由于其灵活性和性能特点。

振荡器的反相器具有可编程驱动强度。这

允许与来自不同晶体的最大兼容性

厂家，工艺，表演，和素质。

输入负载电容被放置在模头，以减少外部

元件成本。这些电容是真正的平行板

电容超线性性能。这些被选择

降低时发生的非线性负载的频移

带负载，偏置电流，供电和温度电容交互

变化。非线性（ FET栅极）晶体负载电容不得

用于MPEG中， POTS拨号音，通信，或其它

省电功能

关断/ OE输入三态时拔出输出

低。如果系统关机启用的低电平该引脚还

切断的PLL ，计数器，基准振荡器，并且所有

其它活性成分。在V所产生的电流

引脚

小于5

μA

（典型值）。离开关断模式后，

锁相环将不得不重新锁定。

将S2 / SUSPEND输入可以被配置为关闭一个

可定制的一套输出和/或锁相环，低的时候。所有的PLL

和任何输出可以在几乎任何组合来关闭。

唯一的限制是，如果PLL被关断时，来自所有输出

从它也必须被关闭。暂停锁相环（PLL）关闭所有

第3 9

文件编号： 38-07013牧师* E

[+ ]反馈

CY22392

相关的逻辑，而悬挂的输出只是强迫一个

三态状态。

可以免费下载CyClocksRT的副本赛普拉斯网站

网站www.cypress.com 。

改善抖动

抖动优化控制是缓解问题的有益

相关的类似时钟在同一时刻切换，造成

多余的抖动。如果一个PLL被找到多于一个的输出端，所述

PLL的负相位可被选择用于输出之一

（ CLKA - CLKD ）。这可以防止在输出边缘从对准，

让卓越的抖动性能。

结温限制

它是可以编程的CY22392使得最大

结温额定值超出。包

115℃ / W 。使用CyClocksRT功率估算功能验证

该程序的配置满足结

温度及封装功耗最大额定值。

电源排序

对于部分有多个V

销，不存在电源

排序要求。部分未完全投入使用

直到所有的V

销已经长大到规定的电压

在“工作条件”表中。

所有的理由都必须连接到同一地平面。

最大额定值

超出最大额定值可能会缩短的使用寿命

装置。用户指导未经过测试。

电源电压................................................ -0.5V至+ 7.0V

直流输入电压........................... -0.5V到+ （ AV

+ 0.5V)

存储温度................................. -65 ° C至+ 125°C

结温................................................ ... 125°C

在TJ数据保留= 125°C ................................. >10年

最大编程周期........................................ 100

封装功耗...................................... 350毫瓦

静电放电电压

（每MIL -STD -883方法3015 ） ....................................... ...

2000V

闩锁（根据JEDEC 17 ） .................................... > ± 200毫安

CyClocksRT软件

CyClocksRT是我们的第二代应用程序，允许

用户可以配置该设备。易于使用的界面提供

这个家族的许多功能的完全控制，包括

输入频率， PLL的输出频率，和不同

功能选项。数据表的频率范围限制是

检查和性能优化自动应用。

CyClocksRT还具有功率估算功能，让你

看你的具体配置的功耗。您

工作条件

[1]

参数

/ AV

LOAD_OUT

REF

电源电压

商业的工作温度，环境

工业运行温度，环境

马克斯。负载电容

外部参考晶振

外部参考时钟

[2]

，商业

外部参考时钟

[2]

工业

上电时所有VDD的达到指定的最低电压

（功率坡道必须是单调）

描述

民

3.135

–40

–

0.05

典型值。

3.3

–

最大

3.465

+70

+85

166

150

500

单位

°C

兆赫

笔记

1.除非另有说明，电气和开关特性跨这些操作条件下得到保证。

2.外部输入的参考时钟必须有40 ％和60％之间的占空比，在V测

/2.

文件编号： 38-07013牧师* E

第4页第9

[+ ]反馈

CY22392

开关特性

参数

1/t

名字

输出频率

[3, 4]

输出占空比

[3, 5]

描述

时钟输出的限制，商业

时钟输出的限制，工业

占空比输出，定义为t

FOUT < 100兆赫，分> = 2 ，在V测

占空比输出，定义为t

FOUT > 100 MHz或分= 1 ，在V测

上升沿斜率

[3]

输出时钟的上升时间， 20％至80 ％的V

下降沿摆

率

[3]

输出三态

定时

[3]

时钟抖动

[3, 6]

锁定时间

[3]

输出时钟的下降时间， 20％至80 ％的V

时间输出进入或离开三态模式

关机后/ OE开关

峰 - 峰值周期抖动， CLK输出端测得的

在V

从接通电源到PLL锁定时间

分钟。

–

45%

40%

0.75

–

典型值。

–

50%

1.4

150

400

1.0

马克斯。

200

166

55%

60%

–

300

–

V / ns的

单位

兆赫

开关波形

图2.所有输出，占空比和上升/下降时间

产量

图3.输出三态时序

所有

三态

输出

图4. CLK输出抖动

CLK

产量

笔记

3.由设计保证，而不是100 ％测试。

4.保证满足20 ％-80％的输出阈值电压与占空比的规格。

5.参考输出占空比取决于XTALIN占空比。

6.抖动与配置显著变化。参考输出抖动取决于XTALIN抖动和边缘速率。

文件编号： 38-07013牧师* E

第5 9

[+ ]反馈

1CY2295

CY22392

三锁相环通用

闪存可编程时钟发生器

特点

三综合锁相环

超宽带鸿沟计数器（ 8位Q ， 11位P，和7位

后除数）

改进的非线性晶体负载电容

可编程闪存

现场可编程

低抖动，高精度输出

电源管理选项（关机， OE ，暂停）

可配置晶体驱动力

频率通过3个外部LVTTL输入选择

3.3V工作电压

16引脚TSSOP封装

CyClocksRT 支持

非易失性程序可方便customi-

矩阵特殊积，超快速周转，性能调整，

设计时序裕量测试，库存控制，降低

部件数量，更安全的产品供应。在

此外，任何部分中的家庭还可以被编程

多次降低了编程错误，

为现有设计提供了一个简便的升级途径。

室内设计样品和原型

可使用CY3672 FTG人员开发量

opment套件。量产批量已可通过

赛普拉斯半导体公司的增值分销

使用第三方程序员BP的合作伙伴，或

微系统，希洛系统，等等。

适用于高端多媒体， commu-性能

通信业，工业， A / D转换，以及消费

应用程序。

支持多种低功耗应用方案

并降低EMI ，允许未使用的输出是

关闭。

调整液晶驱动力与兼容性

几乎所有的晶体。

3位外部频率为PLL1选择选项，

CLKA和CLKB 。

行业标准的电源电压。

业界标准封装节省了电路板空间。

易于使用的设计输入软件支持。

好处

生成多达3个不同的频率对6个输出了

到200兆赫从外部源。实用

升级为当前CY2292系列。

允许0 ppm的频率产生和频率

在最苛刻的应用的转换。

提高频率准确度的温度，年龄，

过程中，和初始偏移量。

逻辑框图

XTALIN

XTALOUT

OSC 。

XBUF

CON组fi guration

FL灰

PLL1

11位P

8位Q

PLL2

11位P

8位Q

PLL3

11位P

8位Q

4x4

交叉点

开关

分频器

/ 2,3 ，或4个

CLKE

SHUTDOWN / OE

S2/SUSPEND

分频器

7位

分频器

7位

CLKD

CLKC

分频器

7位

分频器

7位

CLKB

CLKA

赛普拉斯半导体公司

文件编号： 38-07013牧师* D

3901北一街

圣荷西

CA 95134 408-943-2600

修订后的2004年6月22日

CY22392

引脚配置

CY22392

16引脚TSSOP

CLKC

AGND

XTALIN

XTALOUT

XBUF

CLKD

CLKE

SHUTDOWN / OE

S2/SUSPEND

GND

CLKA

CLKB

选择指南

产品型号

CY22392FC

CY22392FI

输出

输入频率范围

输出频率范围

细节

商业级温度

工业温度

8兆赫， 30兆赫（外部晶振）高达200 MHz

1兆赫， 166兆赫（参考时钟）

8兆赫， 30兆赫（外部晶振）高达166 MHz的

1兆赫， 150兆赫（参考时钟）

引脚说明

名字

CLKC

AGND

XTALIN

XTALOUT

XBUF

CLKD

CLKE

CLKB

CLKA

GND

S2/

暂停

SHUTDOWN / OE

引脚数

描述

可配置的时钟输出C

电源

模拟地

参考晶振输入或外部参考时钟输入

参考晶体反馈

缓冲的参考时钟输出

可配置的时钟输出D

可配置的时钟输出ê

可配置的时钟输出B

可配置的时钟输出

地

通用输入频率控制;位0

通用输入频率控制; 1位

模拟电源

通用输入频率控制; 2位可选择挂起模式控制

输入。

放置在输出三态状态，并关闭片上低的时候。（可选）

唯一的地方在输出三态状态，不低时关闭芯片

文件编号： 38-07013牧师* D

第2页8

CY22392

手术

该CY22392是升级现有CY2292 。新

设备具有更宽的频率范围内，具有更大的灵活性，

提高了性能，并集成了许多功能，

降低灵敏度PLL与外部系统的问题。

该装置具有，当与组合3的PLL

参考，允许多达四个独立的频率是

输出多达6个引脚。这三个锁相环是完全

可编程的。

配置PLL

PLL1产生一个频率等于所述参考

通过一个11位由8位除法器（Q）除以和乘以

分频器的PLL电路的反馈环路（P）的。 PLL1的输出被送到

在交叉点开关。 PLL1的输出也被送到一个

/ 2 / 3 ，或/ 4同步后分频器的输出通过

CLKE 。 PLL1的频率可以由外部来改变

CMOS输入， S0 ， S1 ， S2 。请参阅下一节

通用输入更多的细节。

PLL2产生一个频率等于所述参考

通过一个11位由8位除法器（Q）除以和乘以

分频器的PLL电路的反馈环路（P）的。 PLL2的输出被送到

在交叉点开关。

PLL3产生一个频率等于所述参考

通过一个11位由8位除法器（Q）除以和乘以

分频器的PLL电路的反馈环路（P）的。 PLL3的输出被送到

到交叉点开关。

通用输入

S0，S1和S2是通用输入，可以是

编程以允许8个不同的频率设置。

可与这些通用切换选项

输入如下; PLL1 ，输出分频器的分频

的CLKB和CLKA的输出分频器。

CLKA和CLKB都具有指向的一个7位的分频器

两个可编程的设置（寄存器0和寄存器1 ）。两

时钟共享一个寄存器控制，所以它们必须被设置为

寄存器0 ，或两者必须被设置为寄存器1 。

例如：该部分可以被编程为使用S0，S1和

S2 （0,0,0到1,1,1）来控制P和Q的八个不同值

在PLL1 。对于每个PLL1 P和Q设置时，这两个CLKA之一

和CLKB分频寄存器可以被选择。任何分隔变化

作为开关S0，S1或S2的结果是保证是毛刺

免费。

晶振输入

输入晶体振荡器是本装置的一个重要特征

由于其灵活性和性能特点。

振荡器的反相器具有可编程驱动强度。这

允许与来自不同晶体的最大兼容性

厂家，工艺，表演，和素质。

输入负载电容被放置在模头，以减少外部

元件成本。这些电容是真正的平行板

电容超线性性能。这些被选择

降低时发生的非线性负载的频移

带负载，偏置电流，供电和温度电容交互

变化。非线性（ FET栅极）晶体负载电容应

不能用于MPEG中， POTS拨号音，通信，或

其他应用，这些应用对绝对频率敏感

要求。

文件编号： 38-07013牧师* D

的负载电容值是通过在一个6位决定

可编程寄存器。负载电容可以被设置

0.375 pF的6 pF的总晶体负载范围内的分辨率

30 pF的。

对于驱动时钟输入的输入负载电容可

完全绕过。这使得时钟芯片接受

驱动频率输入高达166兆赫。如果应用程序

需要驱动的输入，然后XTALOUT必须悬空。

输出CON组fi guration

在正常操作下有四个内部频率

可以通过可编程交叉点被路由源

切换到任何四个可编程的7位输出进行分割。

这四个来源：参考， PLL1 ， PLL2和PLL3 。在

此外，许多有输出，即使一个独特的能力

更大的灵活性。以下是各个输出的描述。

CLKA输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位职位

分频器来源于两个可编程单其价值

寄存器。每个S0，S1的8种可能的组合，

S2控制其中的两个可编程寄存器被加载

到CLKA的7位后分频器。请参见

“通用输入”的详细信息。

CLKB的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位职位

分频器来源于两个可编程单其价值

寄存器。每个S0，S1的8种可能的组合，

和S2控制其中的两个可编程的寄存器是

加载到CLKA的7位后分频器。请参见

“通用”输入以获取更多信息。

CLKC的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位职位

分频器是由一个可编程寄存器的值。

CLKD的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位职位

分频器是由一个可编程寄存器的值。

CLKE的输出来源于PLL1和经过后

除法器可被编程为/ 2， / 3 ，或/ 4 。

XBUF简直就是缓冲基准。

时钟输出端都被设计来驱动的单点

加载带15 pF的总集总负载电容。而

驱动多个负载，可以用正确的终止它

一般不推荐。

省电功能

关断/ OE输入三态输出的时候

拉低。如果系统关机启用的低电平该引脚

还切断锁相环，计数器，基准振荡器，并

所有其它活性成分。在V所产生的电流

销将小于5

（典型值）。离开后关机

模式下，锁相环将不得不重新锁定。

将S2 / SUSPEND输入可以被配置为关闭一个

可定制的一套输出和/或锁相环，低的时候。所有的PLL

和任何输出可以在几乎任意组合被关闭

国家。唯一的限制是，如果PLL被关断时，所有的输出

从它衍生的，也必须关闭。暂停锁相环（PLL）隔

关闭所有相关联的逻辑，而暂停输出简单

强制三态状态。

第3页8

CY22392

改善抖动

抖动优化控制是缓解问题的有益

相关的类似时钟在同一时刻切换，

造成多余的抖动。如果一个PLL是驱动多台

输出时，PLL的负相位，可以选择一

输出的（ CLKA - CLKD ）。这防止了输出边缘

自调心，让优异的抖动性能。

电源排序

对于部分有多个V

销，不存在电源

排序要求。该部分将不完全运行

直到所有的V

销已经长大的电压

在“工作条件”表中指定。

所有的理由应连接到同一地平面。

结温限制

它是可以编程的CY22392使得最大

结温额定值超出。包

115℃ / W 。使用CyClocksRT功率估算功能

验证程序的配置满足结

温度和封装功耗最大

收视率。

最大额定值

（以上其中有用寿命可能受到损害。对于用户指南 -

线，没有测试。）

电源电压...............................................- 0.5V至+ 7.0V

直流输入电压............................- 0.5V至+ （ AV

+ 0.5V)

存储温度................................. -65 ° C至+ 125°C

结温................................................ ... 125°C

数据保留@ TJ = 125°C ................................. >10年

最大编程周期....................................... 100

封装功耗...................................... 350毫瓦

静电放电电压

（每MIL -STD -883方法3015 ） ....................................... ...

2000V

闩锁（根据JEDEC 17 ） .................................... > ± 200毫安

CyClocksRT软件

CyClocksRT是我们的第二代应用程序，允许

用户可以配置该设备。易于使用的界面提供

这个家族的许多功能的完全控制，包括

输入频率， PLL的输出频率，和不同

功能选项。数据表的频率范围限制是

检查和性能优化自动应用。

CyClocksRT还具有功率估算功能，允许

你看你的具体组态的功耗

口粮。您可以下载CyClocksRT的副本免费

赛普拉斯网站： www.cypress.com 。

工作条件

[1]

参数

/ AV

LOAD_OUT

REF

电源电压

商业的工作温度，环境

工业运行温度，环境

马克斯。负载电容

外部参考晶振

外部参考时钟

[2]

，商业

外部参考时钟

[2]

工业

上电时所有VDD的达到指定的最低电压

（功率坡道必须是单调）

描述

分钟。

3.135

–40

–

0.05

典型值。

3.3

–

马克斯。

3.465

+70

+85

166

150

500

单位

°C

兆赫

注意事项：

1.除非另有说明，电气和开关特性跨这些操作条件下得到保证。

2.外部输入的参考时钟必须有40 ％和60％之间的占空比，在V测

/2.

文件编号： 38-07013牧师* D

第4页8

CY22392

电气特性

参数

XTAL_MIN

XTAL_MAX

LOAD_IN

描述

输出高电流

[3]

输出低电流

[3]

晶体负载电容

[3]

晶体负载电容

[3]

输入引脚电容

[3]

高电平输入电压

低电平输入电压

输入高电流

输入低电平电流

输出漏电流

总电源电流

条件

= V

– 0.5, V

= 3.3 V

= 0.5V, V

= 3.3 V

Capload在最低设置

Capload在最高设置

除了水晶销

CMOS电平， AV ％的

= AV

– 0.3 V

= +0.3 V

三态输出

3.3V电源; 2个输出@

166 MHz的; 4个输出@ 83兆赫

3.3V电源; 2个输出@

20兆赫; 4个输出@ 40兆赫

DDS

在关机有功总电源电流

关断模式

分钟。

–

70%

–

100

典型值。

–

马克斯。

–

30%

–

单位

开关特性

参数

1/t

名字

输出频率

[3, 4]

输出占空比

[3, 5]

描述

时钟输出的限制，商业

时钟输出的限制，工业

占空比输出，定义为t

FOUT < 100兆赫，分> = 2 ，在V测

占空比输出，定义为t

FOUT > 100 MHz或分= 1 ，在V测

上升沿斜率

[3]

输出时钟的上升时间， 20％至80 ％的V

下降沿摆

率

[3]

输出三态

定时

[3]

时钟抖动

[3, 6]

锁定时间

[3]

输出时钟的下降时间， 20％至80 ％的V

时间输出进入或离开三态模式

关机后/ OE开关

峰 - 峰值周期抖动， CLK输出端测得的

在V

从加电到PLL锁定时间

分钟。

–

45%

40%

0.75

–

典型值。

–

50%

1.4

150

400

1.0

马克斯。

200

166

55%

60%

–

300

–

V / ns的

单位

兆赫

注意事项：

3.由设计保证，而不是100 ％测试。

4.保证满足20 ％-80％的输出阈值电压与占空比的规格。

5.参考输出占空比取决于XTALIN占空比。

6.抖动与配置显著变化。参考输出抖动取决于XTALIN抖动和边缘速率。

文件编号： 38-07013牧师* D

第5页8

1CY2295

CY22392

三锁相环通用

闪存可编程时钟发生器

特点

三综合锁相环

超宽带鸿沟计数器（ 8位Q ， 11位P，和7位

后除数）

改进的非线性晶体负载电容

可编程闪存

现场可编程

低抖动，高精度输出

电源管理选项（关机， OE ，暂停）

可配置晶体驱动力

频率通过3个外部LVTTL输入选择

3.3V工作电压

16引脚TSSOP封装

CyClocksRT 支持

非易失性程序可方便customi-

矩阵特殊积，超快速周转，性能调整，

设计时序裕量测试，库存控制，降低

部件数量，更安全的产品供应。在

此外，任何部分中的家庭还可以被编程

多次降低了编程错误，

为现有设计提供了一个简便的升级途径。

室内设计样品和原型

可使用CY3672 FTG人员开发量

opment套件。量产批量已可通过

赛普拉斯半导体公司的增值分销

使用第三方程序员BP的合作伙伴，或

微系统，希洛系统，等等。

适用于高端多媒体， commu-性能

通信业，工业， A / D转换，以及消费

应用程序。

支持多种低功耗应用方案

并降低EMI ，允许未使用的输出是

关闭。

调整液晶驱动力与兼容性

几乎所有的晶体。

3位外部频率为PLL1选择选项，

CLKA和CLKB 。

行业标准的电源电压。

业界标准封装节省了电路板空间。

易于使用的设计输入软件支持。

好处

生成多达3个不同的频率对6个输出了

到200兆赫从外部源。实用

升级为当前CY2292系列。

允许0 ppm的频率产生和频率

在最苛刻的应用的转换。

提高频率准确度的温度，年龄，

过程中，和初始偏移量。

逻辑框图

XTALIN

XTALOUT

OSC 。

XBUF

CON组fi guration

FL灰

PLL1

11位P

8位Q

PLL2

11位P

8位Q

PLL3

11位P

8位Q

4x4

交叉点

开关

分频器

/ 2,3 ，或4个

CLKE

SHUTDOWN / OE

S2/SUSPEND

分频器

7位

分频器

7位

CLKD

CLKC

分频器

7位

分频器

7位

CLKB

CLKA

赛普拉斯半导体公司

文件编号： 38-07013牧师* D

3901北一街

圣荷西

CA 95134 408-943-2600

修订后的2004年6月22日

CY22392

引脚配置

CY22392

16引脚TSSOP

CLKC

AGND

XTALIN

XTALOUT

XBUF

CLKD

CLKE

SHUTDOWN / OE

S2/SUSPEND

GND

CLKA

CLKB

选择指南

产品型号

CY22392FC

CY22392FI

输出

输入频率范围

输出频率范围

细节

商业级温度

工业温度

8兆赫， 30兆赫（外部晶振）高达200 MHz

1兆赫， 166兆赫（参考时钟）

8兆赫， 30兆赫（外部晶振）高达166 MHz的

1兆赫， 150兆赫（参考时钟）

引脚说明

名字

CLKC

AGND

XTALIN

XTALOUT

XBUF

CLKD

CLKE

CLKB

CLKA

GND

S2/

暂停

SHUTDOWN / OE

引脚数

描述

可配置的时钟输出C

电源

模拟地

参考晶振输入或外部参考时钟输入

参考晶体反馈

缓冲的参考时钟输出

可配置的时钟输出D

可配置的时钟输出ê

可配置的时钟输出B

可配置的时钟输出

地

通用输入频率控制;位0

通用输入频率控制; 1位

模拟电源

通用输入频率控制; 2位可选择挂起模式控制

输入。

放置在输出三态状态，并关闭片上低的时候。（可选）

唯一的地方在输出三态状态，不低时关闭芯片

文件编号： 38-07013牧师* D

第2页8

CY22392

手术

该CY22392是升级现有CY2292 。新

设备具有更宽的频率范围内，具有更大的灵活性，

提高了性能，并集成了许多功能，

降低灵敏度PLL与外部系统的问题。

该装置具有，当与组合3的PLL

参考，允许多达四个独立的频率是

输出多达6个引脚。这三个锁相环是完全

可编程的。

配置PLL

PLL1产生一个频率等于所述参考

通过一个11位由8位除法器（Q）除以和乘以

分频器的PLL电路的反馈环路（P）的。 PLL1的输出被送到

在交叉点开关。 PLL1的输出也被送到一个

/ 2 / 3 ，或/ 4同步后分频器的输出通过

CLKE 。 PLL1的频率可以由外部来改变

CMOS输入， S0 ， S1 ， S2 。请参阅下一节

通用输入更多的细节。

PLL2产生一个频率等于所述参考

通过一个11位由8位除法器（Q）除以和乘以

分频器的PLL电路的反馈环路（P）的。 PLL2的输出被送到

在交叉点开关。

PLL3产生一个频率等于所述参考

通过一个11位由8位除法器（Q）除以和乘以

分频器的PLL电路的反馈环路（P）的。 PLL3的输出被送到

到交叉点开关。

通用输入

S0，S1和S2是通用输入，可以是

编程以允许8个不同的频率设置。

可与这些通用切换选项

输入如下; PLL1 ，输出分频器的分频

的CLKB和CLKA的输出分频器。

CLKA和CLKB都具有指向的一个7位的分频器

两个可编程的设置（寄存器0和寄存器1 ）。两

时钟共享一个寄存器控制，所以它们必须被设置为

寄存器0 ，或两者必须被设置为寄存器1 。

例如：该部分可以被编程为使用S0，S1和

S2 （0,0,0到1,1,1）来控制P和Q的八个不同值

在PLL1 。对于每个PLL1 P和Q设置时，这两个CLKA之一

和CLKB分频寄存器可以被选择。任何分隔变化

作为开关S0，S1或S2的结果是保证是毛刺

免费。

晶振输入

输入晶体振荡器是本装置的一个重要特征

由于其灵活性和性能特点。

振荡器的反相器具有可编程驱动强度。这

允许与来自不同晶体的最大兼容性

厂家，工艺，表演，和素质。

输入负载电容被放置在模头，以减少外部

元件成本。这些电容是真正的平行板

电容超线性性能。这些被选择

降低时发生的非线性负载的频移

带负载，偏置电流，供电和温度电容交互

变化。非线性（ FET栅极）晶体负载电容应

不能用于MPEG中， POTS拨号音，通信，或

其他应用，这些应用对绝对频率敏感

要求。

文件编号： 38-07013牧师* D

的负载电容值是通过在一个6位决定

可编程寄存器。负载电容可以被设置

0.375 pF的6 pF的总晶体负载范围内的分辨率

30 pF的。

对于驱动时钟输入的输入负载电容可

完全绕过。这使得时钟芯片接受

驱动频率输入高达166兆赫。如果应用程序

需要驱动的输入，然后XTALOUT必须悬空。

输出CON组fi guration

在正常操作下有四个内部频率

可以通过可编程交叉点被路由源

切换到任何四个可编程的7位输出进行分割。

这四个来源：参考， PLL1 ， PLL2和PLL3 。在

此外，许多有输出，即使一个独特的能力

更大的灵活性。以下是各个输出的描述。

CLKA输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位职位

分频器来源于两个可编程单其价值

寄存器。每个S0，S1的8种可能的组合，

S2控制其中的两个可编程寄存器被加载

到CLKA的7位后分频器。请参见

“通用输入”的详细信息。

CLKB的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位职位

分频器来源于两个可编程单其价值

寄存器。每个S0，S1的8种可能的组合，

和S2控制其中的两个可编程的寄存器是

加载到CLKA的7位后分频器。请参见

“通用”输入以获取更多信息。

CLKC的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位职位

分频器是由一个可编程寄存器的值。

CLKD的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位职位

分频器是由一个可编程寄存器的值。

CLKE的输出来源于PLL1和经过后

除法器可被编程为/ 2， / 3 ，或/ 4 。

XBUF简直就是缓冲基准。

时钟输出端都被设计来驱动的单点

加载带15 pF的总集总负载电容。而

驱动多个负载，可以用正确的终止它

一般不推荐。

省电功能

关断/ OE输入三态输出的时候

拉低。如果系统关机启用的低电平该引脚

还切断锁相环，计数器，基准振荡器，并

所有其它活性成分。在V所产生的电流

销将小于5

（典型值）。离开后关机

模式下，锁相环将不得不重新锁定。

将S2 / SUSPEND输入可以被配置为关闭一个

可定制的一套输出和/或锁相环，低的时候。所有的PLL

和任何输出可以在几乎任意组合被关闭

国家。唯一的限制是，如果PLL被关断时，所有的输出

从它衍生的，也必须关闭。暂停锁相环（PLL）隔

关闭所有相关联的逻辑，而暂停输出简单

强制三态状态。

第3页8

CY22392

改善抖动

抖动优化控制是缓解问题的有益

相关的类似时钟在同一时刻切换，

造成多余的抖动。如果一个PLL是驱动多台

输出时，PLL的负相位，可以选择一

输出的（ CLKA - CLKD ）。这防止了输出边缘

自调心，让优异的抖动性能。

电源排序

对于部分有多个V

销，不存在电源

排序要求。该部分将不完全运行

直到所有的V

销已经长大的电压

在“工作条件”表中指定。

所有的理由应连接到同一地平面。

结温限制

它是可以编程的CY22392使得最大

结温额定值超出。包

115℃ / W 。使用CyClocksRT功率估算功能

验证程序的配置满足结

温度和封装功耗最大

收视率。

最大额定值

（以上其中有用寿命可能受到损害。对于用户指南 -

线，没有测试。）

电源电压...............................................- 0.5V至+ 7.0V

直流输入电压............................- 0.5V至+ （ AV

+ 0.5V)

存储温度................................. -65 ° C至+ 125°C

结温................................................ ... 125°C

数据保留@ TJ = 125°C ................................. >10年

最大编程周期....................................... 100

封装功耗...................................... 350毫瓦

静电放电电压

（每MIL -STD -883方法3015 ） ....................................... ...

2000V

闩锁（根据JEDEC 17 ） .................................... > ± 200毫安

CyClocksRT软件

CyClocksRT是我们的第二代应用程序，允许

用户可以配置该设备。易于使用的界面提供

这个家族的许多功能的完全控制，包括

输入频率， PLL的输出频率，和不同

功能选项。数据表的频率范围限制是

检查和性能优化自动应用。

CyClocksRT还具有功率估算功能，允许

你看你的具体组态的功耗

口粮。您可以下载CyClocksRT的副本免费

赛普拉斯网站： www.cypress.com 。

工作条件

[1]

参数

/ AV

LOAD_OUT

REF

电源电压

商业的工作温度，环境

工业运行温度，环境

马克斯。负载电容

外部参考晶振

外部参考时钟

[2]

，商业

外部参考时钟

[2]

工业

上电时所有VDD的达到指定的最低电压

（功率坡道必须是单调）

描述

分钟。

3.135

–40

–

0.05

典型值。

3.3

–

马克斯。

3.465

+70

+85

166

150

500

单位

°C

兆赫

注意事项：

1.除非另有说明，电气和开关特性跨这些操作条件下得到保证。

2.外部输入的参考时钟必须有40 ％和60％之间的占空比，在V测

/2.

文件编号： 38-07013牧师* D

第4页8

CY22392

电气特性

参数

XTAL_MIN

XTAL_MAX

LOAD_IN

描述

输出高电流

[3]

输出低电流

[3]

晶体负载电容

[3]

晶体负载电容

[3]

输入引脚电容

[3]

高电平输入电压

低电平输入电压

输入高电流

输入低电平电流

输出漏电流

总电源电流

条件

= V

– 0.5, V

= 3.3 V

= 0.5V, V

= 3.3 V

Capload在最低设置

Capload在最高设置

除了水晶销

CMOS电平， AV ％的

= AV

– 0.3 V

= +0.3 V

三态输出

3.3V电源; 2个输出@

166 MHz的; 4个输出@ 83兆赫

3.3V电源; 2个输出@

20兆赫; 4个输出@ 40兆赫

DDS

在关机有功总电源电流

关断模式

分钟。

–

70%

–

100

典型值。

–

马克斯。

–

30%

–

单位

开关特性

参数

1/t

名字

输出频率

[3, 4]

输出占空比

[3, 5]

描述

时钟输出的限制，商业

时钟输出的限制，工业

占空比输出，定义为t

FOUT < 100兆赫，分> = 2 ，在V测

占空比输出，定义为t

FOUT > 100 MHz或分= 1 ，在V测

上升沿斜率

[3]

输出时钟的上升时间， 20％至80 ％的V

下降沿摆

率

[3]

输出三态

定时

[3]

时钟抖动

[3, 6]

锁定时间

[3]

输出时钟的下降时间， 20％至80 ％的V

时间输出进入或离开三态模式

关机后/ OE开关

峰 - 峰值周期抖动， CLK输出端测得的

在V

从加电到PLL锁定时间

分钟。

–

45%

40%

0.75

–

典型值。

–

50%

1.4

150

400

1.0

马克斯。

200

166

55%

60%

–

300

–

V / ns的

单位

兆赫

注意事项：

3.由设计保证，而不是100 ％测试。

4.保证满足20 ％-80％的输出阈值电压与占空比的规格。

5.参考输出占空比取决于XTALIN占空比。

6.抖动与配置显著变化。参考输出抖动取决于XTALIN抖动和边缘速率。

文件编号： 38-07013牧师* D

第5页8

CY22392

三锁相环通用

闪存可编程时钟发生器

三锁相环通用闪存可编程时钟发生器

特点

■

提高频率温度测量的精确性，年龄，过程，

和初始偏移。

非易失性程序可轻松定制，快速

周转，性能调整，设计的时序余量

测试，存货控制，降低部件数量，安全性更高

产品供应。此外，任何部分在家庭中也可以

多次编程，从而降低了编程

错误和为现有设计提供了一个简便的升级途径。

内部样品和原型数量的编程

可使用CY3672开发工具包。生产

数量可通过赛普拉斯半导体公司

增值分销伙伴，或者使用第三方

从BP微，高住低训系统，和程序员

其他人。

性能

适宜

为

高端

多媒体，

通信，工业， A / D转换器，以及消费

应用程序。

支持多种低功耗应用方案和

降低EMI通过使未使用的输出被关断。

调整晶体驱动力，以兼容几乎所有

晶体。

3位外部频率选择选项PLL1 ， CLKA和

CLKB 。

行业标准的电源电压。

行业标准包装节省电路板空间。

易于使用的设计输入软件支持。

三集成锁相环

超广角除以计数器（8位Q ， 11位P和7位邮

除）

改进的线性晶体负载电容

可编程闪存

现场可编程

低抖动，高精度输出

电源管理选项（关机， OE ，暂停）

可配置晶体驱动强度

频率通过三个外部LVTTL输入选择

3.3 V工作电压

16引脚TSSOP和SOIC封装

CyClocksRT 支持

■

好处

■

生成多达三个不同的频率上六个输出高达

200MHz的来自外部源。用于功能升级

当前CY2292系列。

使0ppm的频率产生和频

在最苛刻的应用的转换。

■

逻辑框图

XTALIN

XTALOUT

OSC 。

XBUF

CON组fi guration

FL灰

PLL1

11位P

8位Q

PLL2

11位P

8位Q

PLL3

11位P

8位Q

4x4

交叉点

开关

分频器

/ 2,3 ，或4个

CLKE

SHUTDOWN / OE

S2/SUSPEND

分频器

7位

分频器

7位

CLKD

CLKC

分频器

7位

分频器

7位

CLKB

CLKA

赛普拉斯半导体公司

文件编号： 38-07013牧师* I

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2013年1月24日

CY22392

引脚配置................................................ ........... 3

引脚定义................................................ .................. 3

操作................................................. .......................... 4

配置PLL ................................................ 4 .......

通用输入.............................................. 4

晶振输入................................................ ................ 4

输出配置................................................ ... 4

省电功能............................................... 4

改善抖动................................................ ............ 5

电源排序.......................................... 5

CyberClocks 软件............................................... 5 ...

器件编程................................................ 5 ........

结温限制.................................. 5

最大额定值................................................ ............. 5

工作条件................................................ 5 .......

电气特性................................................ 6

开关特性................................................ 6

开关波形................................................ ...... 7

测试电路................................................ ........................ 7

订购信息................................................ 8 ........

可能的配置............................................... 8

订购代码定义........................................... 9

包图................................................ .......... 10

与缩略语................................................. ....................... 11

文档约定................................................ 11

计量单位............................................... ........ 11

文档历史记录页............................................... .. 12

销售，解决方案和法律信息...................... 13

全球销售和设计支持....................... 13

产品................................................. ................... 13

的PSoC解决方案................................................ ......... 13

文件编号： 38-07013牧师* I

分页： 13 2

CY22392

销刀豆网络gurations

图1. 16引脚TSSOP和16引脚SOIC封装的引脚排列

CLKC

AGND

XTALIN

XTALOUT

XBUF

CLKD

CLKE

SHUTDOWN / OE

S2/SUSPEND

GND

CLKA

CLKB

引脚德网络nitions

名字

CLKC

AGND

XTALIN

XTALOUT

XBUF

CLKD

CLKE

CLKB

CLKA

GND

S2/SUSPEND

SHUTDOWN / OE

引脚数

可配置的时钟输出C

电源

模拟地

参考晶振输入或外部参考时钟输入

参考晶体反馈

缓冲的参考时钟输出

可配置的时钟输出D

可配置的时钟输出ê

可配置的时钟输出B

可配置的时钟输出

地

通用输入频率控制;位0

通用输入频率控制; 1位

模拟电源

通用输入频率控制; 2位可选择挂起模式控制输入。

放置在输出三态状态，关闭芯片低的时候。或者，唯一的地方

三态条件下的输出和不低时关闭芯片。

描述

文件编号： 38-07013牧师* I

第13 3

CY22392

手术

该CY22392是升级现有CY2292 。新

设备具有更宽的频率范围内，具有更大的灵活性，改进的

性能，并集成了许多功能，可以降低PLL

敏感性外部系统的问题。

该装置具有，当与组合3的PLL

参考，使多达四个独立的频率是

输出多达6个引脚。这三个锁相环是完全

可编程的。

应用程序

要求。

是

敏感

绝对

频率

的负载电容值是通过在一个6位决定

可编程寄存器。负载电容可以用一个设置

0.375 pF的6 pF左右共晶体负载范围内的分辨率

30 pF的。

对于驱动时钟输入的输入负载电容可

完全绕过。这使得时钟芯片接受

驱动频率输入高达166兆赫。如果应用程序需要

一个驱动的输入，然后XTALOUT必须悬空。

配置PLL

PLL1产生一个频率等于所述参考

通过一个11位的除法器由一个8位的除法器（Q）除以和乘以

在PLL的反馈环路（P）的。 PLL1的输出被发送到

交叉点开关。 PLL1的输出也被送到一个/ 2 /3 ，或

/ 4同步后分频器的输出通过CLKE 。该

PLL1的频率可以通过外部CMOS输入而改变，

S0，S1， S2。查看通用输入下面的部分

了解更多详情。

PLL2产生一个频率等于所述参考

通过一个11位的除法器由一个8位的除法器（Q）除以和乘以

在PLL的反馈环路（P）的。 PLL2的输出被发送到

交叉点开关。

PLL3产生一个频率等于所述参考

通过一个11位的除法器由一个8位的除法器（Q）除以和乘以

在PLL的反馈环路（P）的。 PLL3的输出被发送到

交叉点开关。

输出CON组fi guration

在正常操作下有四个内部频率

可以通过一个可编程交叉点被路由源

切换到任何四个可编程的7位输出进行分割。该

四种来源分别是：参考， PLL1 ， PLL2和PLL3 。此外，

很多输出有更大的灵活性的独特能力。

以下是各个输出的描述。

CLKA输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源自两个可编程寄存器1的值。每

的S0，S1的8种可能的组合， S2控制哪

两个可编程寄存器加载到CLKA的7位

后分频器。请参见

通用输入

了解更多

信息。

CLKB的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源自两个可编程寄存器1的值。每

的S0，S1的8种可能的组合，和S2的控制

其中的两个可编程寄存器被装入CLKA的

7位后分频器。请参见

通用输入

为

更多的信息。

CLKC的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源于一个可编程的寄存器的值。

CLKD的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源于一个可编程的寄存器的值。

CLKE的输出来源于PLL1和经过后

除法器可被编程为/ 2， / 3 ，或/ 4 。

XBUF简直就是缓冲基准。

时钟输出端都被设计来驱动的单点

加载带15 pF的总集总负载电容。而驾驶

多个负载，可以适当的终止，所以一般

不推荐使用。

通用输入

S0，S1和S2是通用的输入，可以是

编程实现八个不同的频率设置。

这可能与这些通用的输入进行切换选项

如下： PLL1 ， CLKB的输出分频的频率，

和CLKA的输出分频器。

CLKA和CLKB都具有指向两个一7位的除法

可编程设置（寄存器0和寄存器1 ）。两个时钟

共享一个寄存器控制，所以它们必须被设置为寄存器0 ，

或两者必须被设置为寄存器1 。

例如，该部分可以被编程为使用S0，S1和

S 2（ 0 ，0，0 1， 1 ，1）来控制P和Q的八个不同值

在PLL1 。对于每个PLL1 P和Q设置时，这两个CLKA之一

和CLKB分频寄存器可以被选择。任何分隔变化

作为开关S0，S1或S2的结果是保证是毛刺

免费。

晶振输入

输入晶体振荡器是本装置的一个重要特征

由于其灵活性和性能特点。

振荡器的反相器具有可编程驱动强度。这

能够与来自不同晶体的最大兼容性

厂家，工艺，表演，和素质。

输入负载电容被放置在模头，以减少外部

元件成本。这些电容是真正的平行板

电容超线性性能。这些被选择

降低时发生的非线性负载的频移

带负载，偏置电流，供电和温度电容交互

变化。非线性（ FET栅极）晶体负载电容不得

用于MPEG中， POTS拨号音，通信，或其它

省电功能

关断/ OE输入三态输出时拉低。

如果系统关机已启用，低该引脚上还关闭

一个PLL ，计数器，基准振荡器，并且所有其它的活性

组件。在V所产生的电流

销小于

（典型值）。离开关断模式后，必须锁相环

重新锁定。

将S2 / SUSPEND输入可以被配置为关闭一个

可定制的一套输出和/或锁相环，低的时候。所有的PLL

和任何输出可以在几乎任何组合来关闭。

唯一的限制是，如果PLL被关断时，来自所有输出

从它也必须被关闭。暂停锁相环（PLL）关闭所有

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文件编号： 38-07013牧师* I

CY22392

相关的逻辑，而悬挂的输出只是强迫一个

三态状态。

未列入计划，并在安装前必须进行编程，

在PCB上。经过编程文件（名为.jed ）使用创建

CyberClocks软件中，设备可以在小的被编程

使用CY3672编程器和CY3698数量

[1]

适配器。批量编程可通过赛普拉斯

安森美半导体的增值分销合作伙伴或使用

第三方程序员从BP微，高住低训系统，

等。对于足够大的容量，赛普拉斯可提供

用编号分机即预编程设备

配置专用。

改善抖动

抖动优化控制是缓解问题的有益

相关的类似时钟在同一时刻切换，造成

多余的抖动。如果一个PLL被找到多于一个的输出端，所述

PLL的负相位可被选择用于输出之一

（ CLKA - CLKD ）。这可以防止在输出边缘从对准，

实现卓越的抖动性能。

电源排序

对于部分有多个V

销，不存在电源

排序要求。该部分是没有完全运作之前，

所有V

销已经长大到规定的电压

该

操作条件。

所有的理由都必须连接到

同一地平面。

结温限制

它是可以编程的CY22392使得最大

结温额定值超出。包

115

° C / W 。

使用CyClocksRT功率估算功能

验证程序的配置满足结

温度及封装功耗最大额定值。

CyberClocks 软件

该CyberClocks应用程序使用户能够配置此

装置。在CyberClocks ，选择CyClocksRT工具。该

易于使用的界面提供了许多完全控制

这个家庭的功能，包括输入频率， PLL ，输出

频率和不同的功能选项。数据表

频率范围的限制进行检查和性能优化

自动应用。 CyClocksRT也有动力

估计功能，使您能够看到电源

您的特定配置的消耗。下载的副本

在免费CyberClocks赛普拉斯网站

www.cypress.com 。

安装并运行Windows的任何计算机上运行它。

最大额定值

超出最大额定值可能会缩短的使用寿命

装置。用户指导未经过测试。

电源电压.............................................- 0.5 V到+7.0 V

直流输入电压........................ -0.5V至+ （ AV

+ 0.5 V)

存储温度-65 ...............................

+125

结温................................................ 125

在TJ数据保留= 125

.............................. > 10年

最大编程周期....................................... 100

封装功耗..................................... 350毫瓦

静电放电电压

（每MIL -STD -883方法3015 ） ............................. 2000 V

闩锁（根据JEDEC 17 ） ..................... > ± 200毫安

器件编程

开始CY22392F部件号“现场可编程”

设备。现场可编程器件发货

工作条件

下表列出推荐的工作条件。

[2]

参数

/ AV

LOAD_OUT

REF

电源电压

商业的工作温度，环境

工业运行温度，环境

最大负载电容

外部参考晶振

外部参考时钟

[3]

，商业

外部参考时钟

[3]

工业

上电时所有VDD的达到指定的最低电压

（功率坡道必须是单调）

描述

民

3.135

–40

–

0.05

典型值

3.3

–

最大

3.465

+70

+85

166

150

500

单位

兆赫

笔记

1.编程仅16引脚TSSOP封装的是CY3698支持。对于编程支持的16引脚SOIC封装，请联系您当地的FAE 。

2.除非另有说明，电气和开关特性跨这些操作条件下得到保证。

3.外部输入的参考时钟必须有40 ％和60％之间的占空比，在V测

/2.

文件编号： 38-07013牧师* I

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