CY22381
三锁相环通用FLASH
可编程时钟发生器
特点
三综合锁相环
超宽鸿沟计数器（ 8位Q ， 11位P，和
7位后除法）
改进的非线性晶体负载电容
可编程闪存
现场可编程
低抖动，高精度输出
电源管理选项（关机， OE ，暂停）
可配置晶体驱动力
频率通过外部LVTTL输入选择选项
3.3V工作电压
八脚SOIC封装
CyClocks RT 支持
非易失性程序可方便customi-
矩阵特殊积，超快速周转，性能调整，
设计时序裕量测试，库存控制，降低
部件数量，更安全的产品供应。也可以
被编程多次从而降低
编程错误，并提供一个简单的升级
路径为现有设计
室内设计样品和原型
可使用CY3672 FTG人员开发量
opment套件。量产批量已可通过
赛普拉斯的增值分销合作伙伴或
使用第三方程序员BP Microsystems公司，
希洛系统，等等。
适用于高端多媒体， commu-性能
通信业，工业， A / D转换，以及消费
应用
支持多种低功耗应用方案
并降低EMI ，允许未使用的输出是
关闭
调整液晶驱动力与兼容性
几乎所有的晶体
外部频率选择选项PLL1 ， CLKA和
CLKB
工业标准电源电压
行业标准包装节省了电路板空间
易于使用的设计输入软件支持
好处
生成多达三个三个独特的频率
输出高达200 MHz从外部源。
当前CY2081系列的功能升级。
允许0 ppm的频率产生和频率
在最苛刻的应用程序的转换
提高频率准确度的温度，年龄，
过程中，和初始偏移
逻辑框图
XTALIN
XTALOUT
OSC 。
PLL1
CON组fi guration
FL灰
11位P
8位Q
4×3
交叉点
开关
分频器
7-BIT
CLKC
PLL2
SHUTDOWN / OE
FS /暂停
11位P
8位Q
分频器
7-BIT
CLKB
PLL3
11位P
8位Q
分频器
7-BIT
CLKA
赛普拉斯半导体公司
文件编号： 38-07012牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年10月13日
CY22381
引脚配置
CY22381
8引脚SOIC
CLKC
GND
XTALIN
XTALOUT
1
2
3
4
8
7
6
5
FS /
暂停
/ OE /
关闭
V
DD
CLKA
CLKB
选择指南
产品型号
CY22381FC
CY22381FI
输出
3
3
输入频率范围
输出频率范围
细节
商业级温度
工业温度
8兆赫 - 30兆赫（外部晶振）高达200 MHz
1兆赫 - 166兆赫（参考时钟）
8兆赫 - 30兆赫（外部晶振）高达166 MHz的
1兆赫 - 150兆赫（参考时钟）
销摘要
名字
CLKC
GND
XTALIN
XTALOUT
CLKB
CLKA
V
DD
FS /暂停/
OE /关机
引脚数
1
2
3
4
5
6
7
8
描述
可配置的时钟输出C
地
参考晶振输入或外部参考时钟输入
参考晶体反馈（浮动，如果XTALIN是由外部参考时钟驱动）
可配置的时钟输出B
可配置的时钟输出
电源
通用输入。可变频调速，挂起模式控制，输出
启用或全片关机。
通用输入
该CY22381具有输出控制引脚（引脚8 ），可以
进行编程，以控制四个特征之一。
当编程为一个频率选择（ FS ） ，输入可以
2任意编程的频率设置之间进行选择。
频率选择可以改变如下;频率
PLL1 ， CLKB的输出分频，并输出分频的
CLKA 。任何分隔变化的切换FS输入结果
保证是无故障。
通用输入可以同时控制
挂起功能，在关闭了一组PLL和输出的阻止 -
在编程过程中确定的。
当设定为输出使能（ OE ）输入力
所有的输出被放置在一个三态状态时为低电平。
当设定为关闭时，输入力的完整芯片
关断模式下低的时候。
晶振输入
输入晶体振荡器是本装置的一个重要特征
由于其灵活性和性能特点。
振荡器的反相器具有可编程驱动强度。这
允许与来自不同晶体的最大兼容性
厂家，工艺，表演，和素质。
输入负载电容被放置在模头，以减少外部
元件成本。这些电容是真正的平行板
电容超线性性能。这些被选择
降低时发生的非线性负载的频移
第2页8
手术
该CY22381是升级现有CY2081 。新
设备具有更宽的频率范围内，具有更大的灵活性，
提高了性能，并集成了许多功能，
降低灵敏度PLL与外部系统的问题。
该装置具有三个锁相环，使每个输出操作
在一个独立的频率。这三个都是锁相环
完全可编程的。
配置PLL
PLL1产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL1的输出被送到
在交叉点开关。 PLL1的频率可以任选
通过使用外部CMOS通用被改变
输入。请参阅“通用输入”以下部分
更多的细节。
PLL2产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL2的输出被送到
在交叉点开关。
PLL3产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL3的输出被送到
到交叉点开关。
文件编号： 38-07012牧师* D
CY22381
带负载，偏置电流，供电和温度电容交互
变化。非线性（ FET栅极）晶体负载电容应
不能用于MPEG中， POTS拨号音，通信，或
其他应用，这些应用对绝对频率敏感
要求。
的负载电容值是通过在一个6位决定
可编程寄存器。负载电容可以被设置
0.375 pF的6 pF的总晶体负载范围内的分辨率
30 pF的。
对于驱动时钟输入的输入负载电容可
完全绕过。这使得时钟芯片接受
驱动频率输入高达166兆赫。如果应用程序
需要驱动的输入，然后XTALOUT必须悬空。
输出CON组fi guration
在正常操作下有四个内部频率
可以通过可编程交叉点被路由源
通过可编程的7位切换到任何三个输出的
输出分频器。这四个来源：参考， PLL1 ， PLL2 ，
和PLL3 。以下是各个输出的描述。
CLKA输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器来源于两个可编程单其价值
寄存器由FS控制。
CLKB的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器来源于两个可编程单其价值
寄存器由FS控制。
CLKC的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器源于一个可编程的寄存器的值。
时钟输出端都被设计来驱动的单点
加载带15 pF的总集总负载电容。而
驱动多个负载可以用适当的终止，
所以一般不建议使用。
省电功能
当配置为操作环境，通用输入
三州所有输出拉为低电平。当配置为
关闭的低电平该引脚的三态输出全部和
切断的PLL ，计数器，基准振荡器，并且所有
其它活性成分。在V所产生的电流
DD
销将小于5
A
（典型值） 。离开后关机
模式下，锁相环将不得不重新锁定。
当配置为SUSPEND ，通用输入
可以被配置来关闭定制的组输出
和/或锁相环，低的时候。所有的PLL和任何输出都可以
在几乎任何组合来关闭。唯一的限制在于
如果PLL被关断，从它衍生的所有输出，也必须关闭
关。暂停锁相环（PLL）关闭所有相关的逻辑，而
暂停输出强制三态状态。
改善抖动
抖动优化控制是缓解问题的有益
相关的类似时钟在同一时刻切换和
造成多余的抖动。如果一个PLL是驱动多台
输出时，PLL的负相位，可以选择一
的输出。这可以防止在输出边缘从对准，
让卓越的抖动性能。
CyClocks RT软件
CyClocks RT是我们的第二代应用程序，允许
用户可以配置该设备。易于使用的界面提供
这个家族的许多功能的完全控制，包括
输入频率， PLL的输出频率，和不同
功能选项。数据表的频率范围限制是
检查和性能优化自动应用。您
可以下载CyClocks RT的免费副本赛普拉斯网站
网站http://www.cypress.com 。
文件编号： 38-07012牧师* D
第3页8
CY22381
最大额定值
（以上其中有用寿命可能受到损害。对于用户指南 -
线，没有测试。 ）
电源电压............................................... - 0.5V至+ 7.0V
直流输入电压.............................. -0.5V到+ （V
DD
+ 0.5V)
存储温度.................................. -65 ° C至+ 125°C
结温................................................ ... 125°C
数据保留@ TJ = 125°C ................................ > 10年
最大编程周期........................................ 100
封装功耗...................................... 250毫瓦
静电放电电压
（每MIL -STD -883方法3015 ） ...........................
≥
2000V
闩锁（根据JEDEC 17 ） ....................................
≥
± 200毫安
工作条件
[1]
参数
V
DD
T
A
C
LOAD_OUT
f
REF
电源电压
商业的工作温度，环境
工业运行温度，环境
马克斯。负载电容
外部参考晶振
外部参考
外部参考
t
PU
时钟
[2]
,
时钟
[2]
,
广告
产业
描述
分钟。
3.135
0
–40
–
8
1
1
0.05
典型值。
3.3
–
–
–
–
–
–
–
马克斯。
3.465
+70
+85
15
30
166
150
500
单位
V
°C
°C
pF
兆赫
兆赫
兆赫
ms
上电时所有VDD的达到指定的最低电压
（功率坡道必须是单调）
电气特性
参数
I
OH
I
OL
C
XTAL_MIN
C
XTAL_MAX
C
IN
V
IH
V
IL
I
IH
I
IL
I
OZ
I
DD
I
DDS
描述
输出高电流
[3]
条件
V
OH
= V
DD
– 0.5, V
DD
= 3.3 V
V
OL
= 0.5V, V
DD
= 3.3 V
Capload在最低设置
Capload在最高设置
除了水晶销
CMOS电平， ％V的
DD
CMOS电平， ％V的
DD
V
IN
= V
DD
– 0.3 V
V
IN
= +0.3 V
三态输出
3.3 V电源供电; 3输出@ 50兆赫
3.3 V电源供电; 3输出@ 166 MHz的
分钟。
12
12
–
–
–
70%
–
–
–
–
–
–
–
典型值。
24
24
6
30
7
–
–
<1
<1
–
35
70
5
马克斯。
–
–
–
–
–
–
30%
10
10
10
–
–
20
单位
mA
mA
pF
pF
pF
V
DD
V
DD
A
A
A
mA
mA
A
输出低电流
[3]
晶体负载电容
[3]
晶体负载电容
[3]
输入引脚电容
[3]
高电平输入电压
低电平输入电压
输入高电流
输入低电平电流
输出漏电流
总电源电流
总电源电流处于关机活跃
关断模式
注意事项：
1.除非另有说明，电气和开关特性跨这些操作条件下得到保证。
2.外部输入的参考时钟必须有40 ％和60％之间的占空比，在V测
DD
/2.
3.由设计保证，而不是100 ％测试。
文件编号： 38-07012牧师* D
第4页8
CY22381
开关特性
参数
1/t
1
t
2
名字
输出频率
[3, 4]
输出占空比
周期
[3, 5]
描述
时钟输出的限制，商业
时钟输出的限制，工业
占空比输出，定义为t
2
÷
t
1
,
个Fout < 100兆赫，分频器> = 2，测定
在V
DD
/2
占空比输出，定义为t
2
÷
t
1
,
FOUT > 100 MHz或分= 1 ，测量
在V
DD
/2
t
3
t
4
t
5
t
6
t
7
上升沿斜率
[3]
下降沿摆率
[3]
输出三态时序
[3]
时钟抖动
[3, 6]
锁定时间
[3]
输出时钟的上升时间， 20％至80 ％的V
DD
输出时钟的下降时间， 20％至80 ％的V
DD
时间输出到进入或离开
经过三态模式SHUTDOWN / OE
开关
峰 - 峰值周期抖动， CLK输出
测量V
DD
/2
从加电到PLL锁定时间
分钟。
–
–
45%
典型值。
–
–
50%
马克斯。
200
166
55%
单位
兆赫
兆赫
40%
50%
60%
0.75
0.75
–
1.4
1.4
150
–
–
300
V / ns的
V / ns的
ns
–
–
200
1.0
–
3
ps
ms
开关波形
所有输出，占空比和上升/下降时间
t
1
t
2
产量
t
3
t
4
输出三态时序
OE
t
5
所有
三态
输出
t
5
CLK输出抖动
t
6
CLK
产量
注意事项：
4，保证能满足20 ％ - 80 ％的输出阈值和占空比规格。
5.参考输出占空比取决于XTALIN占空比。
6.抖动与配置显著变化。参考输出抖动取决于XTALIN抖动和边缘速率。
文件编号： 38-07012牧师* D
第5页8
CY22381
三锁相环通用FLASH
可编程时钟发生器
特点
三综合锁相环
超宽鸿沟计数器（ 8位Q ， 11位P，和
7位后除法）
改进的非线性晶体负载电容
可编程闪存
现场可编程
低抖动，高精度输出
电源管理选项（关机， OE ，暂停）
可配置晶体驱动力
频率通过外部LVTTL输入选择选项
3.3V工作电压
八脚SOIC封装
CyClocks RT 支持
非易失性程序可方便customi-
矩阵特殊积，超快速周转，性能调整，
设计时序裕量测试，库存控制，降低
部件数量，更安全的产品供应。也可以
被编程多次从而降低
编程错误，并提供一个简单的升级
路径为现有设计
室内设计样品和原型
可使用CY3672 FTG人员开发量
opment套件。量产批量已可通过
赛普拉斯的增值分销合作伙伴或
使用第三方程序员BP Microsystems公司，
希洛系统，等等。
适用于高端多媒体， commu-性能
通信业，工业， A / D转换，以及消费
应用
支持多种低功耗应用方案
并降低EMI ，允许未使用的输出是
关闭
调整液晶驱动力与兼容性
几乎所有的晶体
外部频率选择选项PLL1 ， CLKA和
CLKB
工业标准电源电压
行业标准包装节省了电路板空间
易于使用的设计输入软件支持
好处
生成多达三个三个独特的频率
输出高达200 MHz从外部源。
当前CY2081系列的功能升级。
允许0 ppm的频率产生和频率
在最苛刻的应用程序的转换
提高频率准确度的温度，年龄，
过程中，和初始偏移
逻辑框图
XTALIN
XTALOUT
OSC 。
PLL1
CON组fi guration
FL灰
11位P
8位Q
4×3
交叉点
开关
分频器
7-BIT
CLKC
PLL2
SHUTDOWN / OE
FS /暂停
11位P
8位Q
分频器
7-BIT
CLKB
PLL3
11位P
8位Q
分频器
7-BIT
CLKA
赛普拉斯半导体公司
文件编号： 38-07012牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年10月13日
CY22381
引脚配置
CY22381
8引脚SOIC
CLKC
GND
XTALIN
XTALOUT
1
2
3
4
8
7
6
5
FS /
暂停
/ OE /
关闭
V
DD
CLKA
CLKB
选择指南
产品型号
CY22381FC
CY22381FI
输出
3
3
输入频率范围
输出频率范围
细节
商业级温度
工业温度
8兆赫 - 30兆赫（外部晶振）高达200 MHz
1兆赫 - 166兆赫（参考时钟）
8兆赫 - 30兆赫（外部晶振）高达166 MHz的
1兆赫 - 150兆赫（参考时钟）
销摘要
名字
CLKC
GND
XTALIN
XTALOUT
CLKB
CLKA
V
DD
FS /暂停/
OE /关机
引脚数
1
2
3
4
5
6
7
8
描述
可配置的时钟输出C
地
参考晶振输入或外部参考时钟输入
参考晶体反馈（浮动，如果XTALIN是由外部参考时钟驱动）
可配置的时钟输出B
可配置的时钟输出
电源
通用输入。可变频调速，挂起模式控制，输出
启用或全片关机。
通用输入
该CY22381具有输出控制引脚（引脚8 ），可以
进行编程，以控制四个特征之一。
当编程为一个频率选择（ FS ） ，输入可以
2任意编程的频率设置之间进行选择。
频率选择可以改变如下;频率
PLL1 ， CLKB的输出分频，并输出分频的
CLKA 。任何分隔变化的切换FS输入结果
保证是无故障。
通用输入可以同时控制
挂起功能，在关闭了一组PLL和输出的阻止 -
在编程过程中确定的。
当设定为输出使能（ OE ）输入力
所有的输出被放置在一个三态状态时为低电平。
当设定为关闭时，输入力的完整芯片
关断模式下低的时候。
晶振输入
输入晶体振荡器是本装置的一个重要特征
由于其灵活性和性能特点。
振荡器的反相器具有可编程驱动强度。这
允许与来自不同晶体的最大兼容性
厂家，工艺，表演，和素质。
输入负载电容被放置在模头，以减少外部
元件成本。这些电容是真正的平行板
电容超线性性能。这些被选择
降低时发生的非线性负载的频移
第2页8
手术
该CY22381是升级现有CY2081 。新
设备具有更宽的频率范围内，具有更大的灵活性，
提高了性能，并集成了许多功能，
降低灵敏度PLL与外部系统的问题。
该装置具有三个锁相环，使每个输出操作
在一个独立的频率。这三个都是锁相环
完全可编程的。
配置PLL
PLL1产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL1的输出被送到
在交叉点开关。 PLL1的频率可以任选
通过使用外部CMOS通用被改变
输入。请参阅“通用输入”以下部分
更多的细节。
PLL2产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL2的输出被送到
在交叉点开关。
PLL3产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL3的输出被送到
到交叉点开关。
文件编号： 38-07012牧师* D
CY22381
带负载，偏置电流，供电和温度电容交互
变化。非线性（ FET栅极）晶体负载电容应
不能用于MPEG中， POTS拨号音，通信，或
其他应用，这些应用对绝对频率敏感
要求。
的负载电容值是通过在一个6位决定
可编程寄存器。负载电容可以被设置
0.375 pF的6 pF的总晶体负载范围内的分辨率
30 pF的。
对于驱动时钟输入的输入负载电容可
完全绕过。这使得时钟芯片接受
驱动频率输入高达166兆赫。如果应用程序
需要驱动的输入，然后XTALOUT必须悬空。
输出CON组fi guration
在正常操作下有四个内部频率
可以通过可编程交叉点被路由源
通过可编程的7位切换到任何三个输出的
输出分频器。这四个来源：参考， PLL1 ， PLL2 ，
和PLL3 。以下是各个输出的描述。
CLKA输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器来源于两个可编程单其价值
寄存器由FS控制。
CLKB的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器来源于两个可编程单其价值
寄存器由FS控制。
CLKC的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器源于一个可编程的寄存器的值。
时钟输出端都被设计来驱动的单点
加载带15 pF的总集总负载电容。而
驱动多个负载可以用适当的终止，
所以一般不建议使用。
省电功能
当配置为操作环境，通用输入
三州所有输出拉为低电平。当配置为
关闭的低电平该引脚的三态输出全部和
切断的PLL ，计数器，基准振荡器，并且所有
其它活性成分。在V所产生的电流
DD
销将小于5
A
（典型值） 。离开后关机
模式下，锁相环将不得不重新锁定。
当配置为SUSPEND ，通用输入
可以被配置来关闭定制的组输出
和/或锁相环，低的时候。所有的PLL和任何输出都可以
在几乎任何组合来关闭。唯一的限制在于
如果PLL被关断，从它衍生的所有输出，也必须关闭
关。暂停锁相环（PLL）关闭所有相关的逻辑，而
暂停输出强制三态状态。
改善抖动
抖动优化控制是缓解问题的有益
相关的类似时钟在同一时刻切换和
造成多余的抖动。如果一个PLL是驱动多台
输出时，PLL的负相位，可以选择一
的输出。这可以防止在输出边缘从对准，
让卓越的抖动性能。
CyClocks RT软件
CyClocks RT是我们的第二代应用程序，允许
用户可以配置该设备。易于使用的界面提供
这个家族的许多功能的完全控制，包括
输入频率， PLL的输出频率，和不同
功能选项。数据表的频率范围限制是
检查和性能优化自动应用。您
可以下载CyClocks RT的免费副本赛普拉斯网站
网站http://www.cypress.com 。
文件编号： 38-07012牧师* D
第3页8
CY22381
最大额定值
（以上其中有用寿命可能受到损害。对于用户指南 -
线，没有测试。 ）
电源电压............................................... - 0.5V至+ 7.0V
直流输入电压.............................. -0.5V到+ （V
DD
+ 0.5V)
存储温度.................................. -65 ° C至+ 125°C
结温................................................ ... 125°C
数据保留@ TJ = 125°C ................................ > 10年
最大编程周期........................................ 100
封装功耗...................................... 250毫瓦
静电放电电压
（每MIL -STD -883方法3015 ） ...........................
≥
2000V
闩锁（根据JEDEC 17 ） ....................................
≥
± 200毫安
工作条件
[1]
参数
V
DD
T
A
C
LOAD_OUT
f
REF
电源电压
商业的工作温度，环境
工业运行温度，环境
马克斯。负载电容
外部参考晶振
外部参考
外部参考
t
PU
时钟
[2]
,
时钟
[2]
,
广告
产业
描述
分钟。
3.135
0
–40
–
8
1
1
0.05
典型值。
3.3
–
–
–
–
–
–
–
马克斯。
3.465
+70
+85
15
30
166
150
500
单位
V
°C
°C
pF
兆赫
兆赫
兆赫
ms
上电时所有VDD的达到指定的最低电压
（功率坡道必须是单调）
电气特性
参数
I
OH
I
OL
C
XTAL_MIN
C
XTAL_MAX
C
IN
V
IH
V
IL
I
IH
I
IL
I
OZ
I
DD
I
DDS
描述
输出高电流
[3]
条件
V
OH
= V
DD
– 0.5, V
DD
= 3.3 V
V
OL
= 0.5V, V
DD
= 3.3 V
Capload在最低设置
Capload在最高设置
除了水晶销
CMOS电平， ％V的
DD
CMOS电平， ％V的
DD
V
IN
= V
DD
– 0.3 V
V
IN
= +0.3 V
三态输出
3.3 V电源供电; 3输出@ 50兆赫
3.3 V电源供电; 3输出@ 166 MHz的
分钟。
12
12
–
–
–
70%
–
–
–
–
–
–
–
典型值。
24
24
6
30
7
–
–
<1
<1
–
35
70
5
马克斯。
–
–
–
–
–
–
30%
10
10
10
–
–
20
单位
mA
mA
pF
pF
pF
V
DD
V
DD
A
A
A
mA
mA
A
输出低电流
[3]
晶体负载电容
[3]
晶体负载电容
[3]
输入引脚电容
[3]
高电平输入电压
低电平输入电压
输入高电流
输入低电平电流
输出漏电流
总电源电流
总电源电流处于关机活跃
关断模式
注意事项：
1.除非另有说明，电气和开关特性跨这些操作条件下得到保证。
2.外部输入的参考时钟必须有40 ％和60％之间的占空比，在V测
DD
/2.
3.由设计保证，而不是100 ％测试。
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CY22381
开关特性
参数
1/t
1
t
2
名字
输出频率
[3, 4]
输出占空比
周期
[3, 5]
描述
时钟输出的限制，商业
时钟输出的限制，工业
占空比输出，定义为t
2
÷
t
1
,
个Fout < 100兆赫，分频器> = 2，测定
在V
DD
/2
占空比输出，定义为t
2
÷
t
1
,
FOUT > 100 MHz或分= 1 ，测量
在V
DD
/2
t
3
t
4
t
5
t
6
t
7
上升沿斜率
[3]
下降沿摆率
[3]
输出三态时序
[3]
时钟抖动
[3, 6]
锁定时间
[3]
输出时钟的上升时间， 20％至80 ％的V
DD
输出时钟的下降时间， 20％至80 ％的V
DD
时间输出到进入或离开
经过三态模式SHUTDOWN / OE
开关
峰 - 峰值周期抖动， CLK输出
测量V
DD
/2
从加电到PLL锁定时间
分钟。
–
–
45%
典型值。
–
–
50%
马克斯。
200
166
55%
单位
兆赫
兆赫
40%
50%
60%
0.75
0.75
–
1.4
1.4
150
–
–
300
V / ns的
V / ns的
ns
–
–
200
1.0
–
3
ps
ms
开关波形
所有输出，占空比和上升/下降时间
t
1
t
2
产量
t
3
t
4
输出三态时序
OE
t
5
所有
三态
输出
t
5
CLK输出抖动
t
6
CLK
产量
注意事项：
4，保证能满足20 ％ - 80 ％的输出阈值和占空比规格。
5.参考输出占空比取决于XTALIN占空比。
6.抖动与配置显著变化。参考输出抖动取决于XTALIN抖动和边缘速率。
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