CY22050,
CY220501
一PLL通用
闪存可编程时钟发生器
特点
■
■
■
■
■
■
■
■
好处
■
集成锁相环（PLL）的
商业和工业操作
闪存编程
现场可编程
低偏移，低抖动，高精度输出
具有2.5V输出选项， 3.3V工作电压
16引脚TSSOP封装（ CY22050 ）
16引脚TSSOP封装，镍钯金铅涂层（ CY220501 ）
内部PLL产生六个输出高达200 MHz 。可以
从外部参考生成自定义频率
晶振或驱动源。
性能保证需要的应用
扩展级温度范围。
可重编程技术可以轻松定制，快速
周转上的设计变更和产品性能
增强功能，以及更好的库存控制。部分可以
重新编程，高达100倍，减少自定义的清单
部件和升级现有提供一种简单的方法
设计。
内部样品和原型数量的编程
可使用CY3672 FTG开发工具包。生产
数量可通过赛普拉斯增值distri-
bution使用第三方程序员BP的合作伙伴，或
微系统，希洛系统，等等。
行业标准包装节省了电路板空间。
输出频率范围
特定网络阳离子
现场可编程
商业级温度
现场可编程
工业温度
现场可编程
工业温度
镍钯金铅完成
■
■
■
■
表1.设备选择
产品型号
CY22050KFZXC
CY22050KFZXI
CY220501KFZXI
输出
6
6
6
输入频率范围
8兆赫， 30兆赫（外部晶振）
1兆赫， 133兆赫（驱动时钟）
8兆赫， 30兆赫（外部晶振）
1兆赫， 133兆赫（驱动时钟）
8兆赫， 30兆赫（外部晶振）
1兆赫， 133兆赫（驱动时钟）
80 kHz至200兆赫（ 3.3V ）
80 kHz至166.6兆赫（ 2.5V ）
80 kHz至166.6兆赫（ 3.3V ）
80 kHz至150兆赫（ 2.5V ）
80 kHz至166.6兆赫（ 3.3V ）
80 kHz至150兆赫（ 2.5V ）
逻辑框图
LCLK1
分频器
银行1
产量
SELECT
矩阵
VCO
P
PLL
分频器
2银行
CLK5
CLK6
LCLK2
LCLK3
LCLK4
XIN
XOUT
OSC 。
Q
Φ
OE
VDD
AVDD AVSS
VSS
VDDL
VSSL
PWRDWN
赛普拉斯半导体公司
文件编号： 38-07006牧师* G
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2009年7月24日
[+ ]反馈
CY22050,
CY220501
引脚配置
图1. 16引脚TSSOP
XIN
VDD
AVDD
PWRDWN
AVSS
VSSL
LCLK1
LCLK2
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
XOUT
CLK6
CLK5
VSS
LCLK4
VDDL
OE
LCLK3
表2.引脚定义
名字
XIN
引脚数
1
描述
参考输入。由晶体（ 8兆赫， 30兆赫）或外部时钟（ 1兆赫， 133兆赫）驱动。
可编程输入负载电容允许最大的灵活性来选择晶体的基础上，
制造商，工艺，性能或质量。
3.3V电源电压
3.3V模拟电源电压
断电。当4脚为低电平，将CY22050进入关机模式。
模拟地
LCLK地
可配置的时钟输出1在V
DDL
水平（ 3.3V或2.5V ）
可配置的时钟输出2在V
DDL
水平（ 3.3V或2.5V ）
可配置的时钟输出3在V
DDL
水平（ 3.3V或2.5V ）
输出使能。当10脚为低电平，所有输出三态。
LCLK电源电压（ 2.5V或3.3V ）
可配置的时钟输出4在V
DDL
水平（ 3.3V或2.5V ）
地
可配置的时钟输出5 （ 3.3V ）
可配置的时钟输出6 （ 3.3V ）
参考输出
VDD
AVDD
PWRDWN
[1]
AVSS
VSSL
LCLK1
LCLK2
LCLK3
OE
[1]
VDDL
LCLK4
VSS
CLK5
CLK6
XOUT
[2]
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
笔记
1. CY22050没有内部上拉或下拉电阻。 PWRDWN和OE管脚需要被驱动的适当或连接到电源或接地。
如果XIN由外部时钟源驱动2.浮动XOUT 。
文件编号： 38-07006牧师* G
第10 2
[+ ]反馈
CY22050,
CY220501
功能说明
该CY22050是下一代可编程FTG
（频率时序发生器）在网络使用中，
电信，数据通信，和其他一般用途
应用程序。该CY22050提供了多达六个可配置的输出
采用16引脚TSSOP封装，运行过一个3.3V电源。片上
参考振荡器的设计流掉了8-30 MHz晶振，
或1-133 -MHz的外部时钟信号。
该CY22050有一个单一的PLL驱动6个可编程输出
时钟。输出时钟从PLL或衍生
参考频率（ REF ） 。输出后分频器可用于
要么。四输出的可设置为3.3V或2.5V ，在使用
各种各样的便携式和低功耗的应用。
该CY220501是镍钯金铅完成的CY22050 。
应用
控制抖动
相位噪声，长期：抖动在许多方面，包括定义
抖动，逐周期抖动，周期抖动，绝对抖动，并阻止 -
ministic抖动。这些抖动术语在RMS计通常给出，
峰 - 峰值，或者在相位噪声DBC /赫兹的情况下，相对于
到的基频。实际的抖动是依赖于XIN
抖动和边沿速率，主动输出的数量，输出
频率，V
DDL
（ 2.5V或3.3V ） ，温度和输出负载。
电源噪声和时钟输出负载有两个主要的
时钟抖动的系统资源。电源噪声可以是
通过适当的电源去耦（ 0.1μF的陶瓷缓解
帽）的时钟，并确保一个低阻抗接地的
芯片。减少电容时钟输出负载为最小
降低了在时钟边沿的电流尖峰，从而减少抖动。
还原活性的输出的总数还降低了抖动
以线性的方式。然而，最好是用两个输出，以驱动
不是一个输出两路负载驱动两个负载。
率和幅值，以使PLL校正VCO频率
直接关系到抖动性能。如果速度过慢，则
长期的抖动和相位噪声较差。因此，为了提高
长期抖动和相位噪声，减小Q以一个最小是
可取的。这种技术可以提高阶段的速度
频率检测器，从而驱动的输入电压
VCO。以类似的方式，增加P ，直到VCO接近其
最大额定转速也降低了长期的抖动和相位
噪声。例如： 12 MHz输入参考;所需的输出
频率33.3兆赫。有人可能会在到达以下
溶液：设定Q = 3，P = 25，邮政股利= 3。但是，最好的抖动
结果是Q = 2 ， P = 50 ，邮政股利= 9 。
有关更多信息，请参考应用笔记， “在抖动
基于PLL的系统：原因，影响和解决方案， “可
at
http://www.cypress.com
（点击“使用说明” ） ，或
请联系您当地的赛普拉斯现场应用工程师。
现场编程的CY22050F
该CY22050被编程在封装级，也就是说，在一个
编程插座之前，在PCB上安装。该CY22050
在闪存技术为基础的，所以部分可以被重新编程了
到100次。这样就可以快速，方便的设计变更和
产品更新，并消除旧的任何问题，
过时库存。
样品和小批量样机可以进行编程，
在CY3672程序员。赛普拉斯增值分销
从BP微的合作伙伴和第三方编程系统
系统，希洛系统，以及其他可用于
大批量生产。
CyberClocks 软件
CyberClocks是一种易于使用的软件应用程序，允许
用户自定义配置的CY22050 。在CyberClocks ，
选择CyClocksRT
工具。用户可以指定REF ， PLL
频率，输出频率和/或后分频器，和不同
功能选项。 CyClocksRT输出行业标准
用于编程CY22050 DEC文件。
CyClocksRT可以下载免费的
赛普拉斯网站：
http://www.cypress.com 。
安装和运行它
任何一台电脑上运行Windows操作系统。
CY3672开发工具包
赛普拉斯CY3672开发套件配套提供
所需要的一切设计与CY22050和程序
样品和小批量的原型。该工具包自带的
CyClocksRT的最新版本和一个小型便携式编程器
连接到PC上的即时编程定制
频率。
CyClocksRT的DEC文件输出可被下载到
便携式编程器进行小批量的编程，或使用
以生产编程系统体积较大。
文件编号： 38-07006牧师* G
第10 3
[+ ]反馈
CY22050,
CY220501
CY22050频率计算
该CY22050是最多一个非常灵活的时钟发生器
六个独立的输出，从集成的PLL产生的。
有用于确定最终输出四个变量
频率。它们分别是：所述输入REF时， P和Q分频器以及
后分频器。的三个基本公式，用于确定
的CY22150为基础的设计最终的输出频率为：
■
■
■
并且可以是彼此独立的。后分频选项
可以应用到计算出的PLL频率或到REF
直接。
除了6的后置分频器选项，第七选项
绕过PLL和直接传递REF的交叉点
切换矩阵。
CLK = （ （ REF * P） / Q） /后分频器
CLK = REF /后分频器
CLK = REF
时钟输出设置：交叉点开关
矩阵
每6个时钟输出可以来自任何七个独特
频率源。交叉点开关矩阵定义了
源被连接到每个单独的时钟输出。虽然
似乎有无限数量的分频选项，
存在必须加以考虑时，一些规则
选择分频选项。
基本锁相环的方框图中示出
图2中。
每个
6个时钟输出，一共有七个输出选项可用
它。有六分后选项：/ 2 （其中两个） ， / 3 / 4 ，
/ DIV1N和DIV2N 。 DIV1N和DIV2N是分开计算
图2.基本的PLL框图
分频器银行1
/DIV1N
LCLK1
LCLK2
LCLK3
交叉点
开关
矩阵
REF
Q
PFD
P
VCO
/2
/
3
分频器银行2
LCLK4
CLK5
CLK6
/
4
/
2
/DIV2N
表3.时钟输出定义
时钟输出分频器
无
/DIV1N
/2
/3
/DIV2N
/2
/4
定义及注意事项
时钟输出源的参考输入频率
时钟输出使用从分频器银行所生成的/ DIV1N选项DIV1N 1.允许的值是4到127 。
如果分频器银行1不被使用，设定DIV1N到8 。
时钟输出使用从分频器银行1.固定/ 2选项如果使用此选项， DIV1N必须能被4整除。
时钟输出使用固定/ 3选择从分频器银行1.如果该选项用于设置DIV1N 6 。
时钟输出使用从分频器银行所生成的/ DIV2N选项DIV2N 2.允许的值是4到127 。
如果分频器银行2不被使用，设定DIV2N到8 。
时钟输出使用从分频器银行2.固定/ 2选项如果使用此选项， DIV2N必须能被4整除。
时钟输出2使用从分频器银行2.固定/ 4选项如果使用此选项， DIV2N必须能够被8整除。
文件编号： 38-07006牧师* G
第10 4
[+ ]反馈
CY22050,
CY220501
参考晶振输入
该CY22050的输入晶体振荡器是一个重要的
由于柔韧性特征，它允许用户在选择
晶体作为参考时钟源。该振荡器逆变器
可编程的增益，从而允许具有最大的相容性
参考晶体，是根据制造商，处理
性能和质量。
的输入端的负载电容器的值以8位来确定
在一个可编程的寄存器中。总的负载电容来确定
通过下式：
CapLoad = （C
L
– C
BRD
– C
芯片
） /0.09375 pF的
在CyClocksRT ，进入液晶电容（C
L
） 。的值
CapLoad被自动确定，并编入
CY22050.
如果您需要更好地控制CapLoad值，考虑
使用CY22150为串行配置和控制
输入负载电容。对于外部时钟源，默认为
0.
输入负载电容放置在CY22050死亡减少
外部元件成本。这些电容是真实的
平行板电容器，旨在降低频移
时所发生的非线性负载电容是受负荷，
偏置，电源和温度变化。
绝对最大条件
参数
V
DD
V
DDL
T
S
T
J
电源电压
I / O电源电压
储存温度
[3]
结温
封装功耗，商用温度
封装功耗，工业温度
数字输入
数字输出简称V
DD
数字输出简称V
DDL
ESD
每个静电放电电压MIL- STD- 833 ，方法3015
AV
SS
– 0.3
V
SS
– 0.3
V
SS
– 0.3
描述
民
–0.5
–0.5
–65
最大
7.0
7.0
125
125
450
380
AV
DD
+ 0.3
V
DD
+ 0.3
V
DDL
+0.3
2000
单位
V
V
°C
°C
mW
mW
V
V
V
V
推荐工作条件
参数
V
DD
VDDL
HI
VDDL
LO
T
AC
T
AI
C
负载
C
负载
f
REFD
f
REFC
t
PU
工作电压
工作电压
工作电压
商业环境温度
周围的工业温度
马克斯。负载电容， V
DD
/V
DDL
= 3.3V
马克斯。负载电容， V
DDL
= 2.5V
驱动REF
水晶REF
上电时所有V
DD
指定s到到达最低
电压（功率坡道必须是单调）
1
8
0.05
描述
民
3.135
3.135
2.375
0
–40
典型值。
3.3
3.3
2.5
最大
3.465
3.465
2.625
70
85
15
15
133
30
500
单位
V
V
V
°C
°C
pF
pF
兆赫
兆赫
ms
记
3.额定10年
文件编号： 38-07006牧师* G
第10个5
[+ ]反馈
CY22050,
CY220501
一PLL通用
Flash的可编程时钟发生器
特点
■
■
■
■
■
■
■
■
■
- 80 kHz至200 MHz的（ 3.3 V ）
- 80 kHz至166.6兆赫（ 2.5V）
工业温度
- 80 kHz至166.6兆赫（ 3.3 V ）
- 80 kHz至150 MHz的（ 2.5 V ）
集成锁相环（PLL）的
商业和工业操作
闪存编程
现场可编程
低偏移，低抖动，高精度输出
3.3 V工作电压为2.5 V输出选项
16引脚TSSOP封装（ CY22050 ）
16引脚TSSOP封装，镍钯金铅涂层（ CY220501 ）
输入工频突变范围：
- 8兆赫， 30兆赫（外部晶振）
- 1兆赫， 133兆赫（驱动时钟）
功能说明
该CY22050是使用可编程时钟发生器
网络，
电信，
数据通信，
和
其他
通用的应用程序。该CY22050提供了多达六个
采用16引脚TSSOP封装配置输出，运行过一个3.3 V
电源。片上基准振荡器被设计为运行
过了8-30 MHz晶振或1-133 - MHz的外部时钟信号。
该CY22050有一个单一的PLL驱动6个可编程输出
时钟。输出时钟从PLL或衍生
参考频率（ REF ） 。输出后分频器可用于
要么。四输出的可设置为3.3V或2.5V，使用
在各种各样的便携式和低功耗的应用。
该CY220501是镍钯金铅完成的CY22050 。
■
输出工频突变范围：
商业级温度
逻辑框图
LCLK1
分频器
银行1
产量
SELECT
矩阵
VCO
P
PLL
分频器
2银行
CLK5
CLK6
LCLK2
LCLK3
LCLK4
XIN
XOUT
OSC 。
Q
Φ
OE
VDD
AVDD AVSS
VSS
VDDL
VSSL
PWRDWN
赛普拉斯半导体公司
文件编号： 38-07006牧师* I
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年2月9日
[+ ]反馈
CY22050,
CY220501
引脚配置
图1. 16引脚TSSOP
XIN
VDD
AVDD
PWRDWN
AVSS
VSSL
LCLK1
LCLK2
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
XOUT
CLK6
CLK5
VSS
LCLK4
VDDL
OE
LCLK3
表1.引脚定义
名字
XIN
引脚数
1
描述
参考输入。由晶体（ 8兆赫， 30兆赫）或外部时钟（ 1兆赫， 133兆赫）驱动。
可编程输入负载电容允许最大的灵活性来选择晶体的基础上，
制造商，工艺，性能或质量。
3.3 V电源电压
3.3 V模拟电源供电
断电。当4脚为低电平，将CY22050进入关机模式。
模拟地
LCLK地
可配置的时钟输出1在V
DDL
水平（ 3.3 V或2.5 V ）
可配置的时钟输出2在V
DDL
水平（ 3.3 V或2.5 V ）
可配置的时钟输出3在V
DDL
水平（ 3.3 V或2.5 V ）
输出使能。当10脚为低电平，所有输出三态。
LCLK电源电压（ 2.5 V或3.3 V ）
可配置的时钟输出4在V
DDL
水平（ 3.3 V或2.5 V ）
地
可配置的时钟输出5 （ 3.3 V ）
可配置的时钟输出6 （ 3.3 V ）
参考输出
VDD
AVDD
PWRDWN
[1]
AVSS
VSSL
LCLK1
LCLK2
LCLK3
OE
[1]
VDDL
LCLK4
VSS
CLK5
CLK6
XOUT
[2]
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
笔记
1. CY22050没有内部上拉或下拉电阻。 PWRDWN和OE管脚需要被驱动的适当或连接到电源或接地。
如果XIN由外部时钟源驱动2.浮动XOUT 。
文件编号： 38-07006牧师* I
第11 2
[+ ]反馈
CY22050,
CY220501
现场编程的CY22050F
该CY22050被编程在封装级，也就是说，在一个
编程插座之前，在PCB上安装。该CY22050
在闪存技术为基础的，所以部分可以被重新编程了
到100次。这样就可以快速，方便的设计变更和
产品更新，并消除旧的任何问题，
过时库存。
样品和小批量样机可以进行编程，
在CY3672程序员。赛普拉斯增值分销
从BP微的合作伙伴和第三方编程系统
系统，希洛系统，以及其他可用于
大批量生产。
应用
控制抖动
相位噪声，长期：抖动在许多方面，包括定义
抖动，逐周期抖动，周期抖动，绝对抖动，并阻止 -
ministic抖动。这些抖动术语在RMS计通常给出，
峰 - 峰值，或者在相位噪声DBC /赫兹的情况下，相对于
到的基频。实际的抖动是依赖于XIN
抖动和边沿速率，主动输出的数量，输出
频率，V
DDL
（2.5V或3.3V） ，温度和输出负载。
电源噪声和时钟输出负载有两个主要的
时钟抖动的系统资源。电源噪声可以是
通过适当的电源去耦（ 0.1μF的陶瓷缓解
帽）的时钟，并确保一个低阻抗接地的
芯片。减少电容时钟输出负载为最小
降低了在时钟边沿的电流尖峰，从而减少抖动。
还原活性的输出的总数还降低了抖动
以线性的方式。然而，最好是用两个输出，以驱动
不是一个输出两路负载驱动两个负载。
率和幅值，以使PLL校正VCO频率
直接关系到抖动性能。如果速度过慢，则
长期的抖动和相位噪声较差。因此，为了提高
长期抖动和相位噪声，减小Q以一个最小是
可取的。这种技术可以提高阶段的速度
频率检测器，从而驱动的输入电压
VCO。以类似的方式，增加P ，直到VCO接近其
最大额定转速也降低了长期的抖动和相位
噪声。例如： 12 MHz输入参考;所需的输出
频率33.3兆赫。有人可能会在到达以下
溶液：设定Q = 3，P = 25，邮政股利= 3。但是，最好的抖动
结果是Q = 2 ， P = 50 ，邮政股利= 9 。
有关更多信息，请参考应用笔记， “在抖动
基于PLL的系统：原因，影响和解决方案， “可
at
http://www.cypress.com
（点击“使用说明” ） ，或
请联系您当地的赛普拉斯现场应用工程师。
CyberClocks 软件
CyberClocks是一种易于使用的软件应用程序，允许
用户自定义配置的CY22050 。在CyberClocks ，
选择CyClocksRT
工具。用户可以指定REF ， PLL
频率，输出频率和/或后分频器，和不同
功能选项。 CyClocksRT输出行业标准
用于编程CY22050 DEC文件。
CyClocksRT可以下载免费的
赛普拉斯网站：
http://www.cypress.com 。
安装和运行它
任何一台电脑上运行Windows操作系统。
CY3672开发工具包
赛普拉斯CY3672开发套件配套提供
所需要的一切设计与CY22050和程序
样品和小批量的原型。该工具包自带的
CyClocksRT的最新版本和一个小型便携式编程器
连接到PC上的即时编程定制
频率。
CyClocksRT的DEC文件输出可被下载到
便携式编程器进行小批量的编程，或使用
以生产编程系统体积较大。
文件编号： 38-07006牧师* I
第11 3
[+ ]反馈
CY22050,
CY220501
CY22050频率计算
该CY22050是最多一个非常灵活的时钟发生器
六个独立的输出，从集成的PLL产生的。
有用于确定最终输出四个变量
频率。它们分别是：所述输入REF时， P和Q分频器以及
后分频器。的三个基本公式，用于确定
的CY22150为基础的设计最终的输出频率为：
■
■
■
并且可以是彼此独立的。后分频选项
可以应用到计算出的PLL频率或到REF
直接。
除了6的后置分频器选项，第七选项
绕过PLL和直接传递REF的交叉点
切换矩阵。
CLK = （ （ REF * P） / Q） /后分频器
CLK = REF /后分频器
CLK = REF
时钟输出设置：交叉点开关
矩阵
每6个时钟输出可以来自任何七个独特
频率源。交叉点开关矩阵定义了
源被连接到每个单独的时钟输出。虽然
似乎有无限数量的分频选项，
存在必须加以考虑时，一些规则
选择分频选项。
基本锁相环的方框图中示出
图2中。
每个
6个时钟输出，一共有七个输出选项可用
它。有六分后选项：/ 2 （其中两个） ， / 3 / 4 ，
/ DIV1N和DIV2N 。 DIV1N和DIV2N是分开计算
图2.基本的PLL框图
分频器银行1
/DIV1N
LCLK1
LCLK2
LCLK3
交叉点
开关
矩阵
REF
Q
PFD
P
VCO
/2
/
3
分频器银行2
LCLK4
CLK5
CLK6
/
4
/
2
/DIV2N
表2.时钟输出定义
时钟输出分频器
无
/DIV1N
/2
/3
/DIV2N
/2
/4
定义及注意事项
时钟输出源的参考输入频率
时钟输出使用从分频器银行所生成的/ DIV1N选项DIV1N 1.允许的值是4到127 。
如果分频器银行1不被使用，设定DIV1N到8 。
时钟输出使用从分频器银行1.固定/ 2选项如果使用此选项， DIV1N必须能被4整除。
时钟输出使用固定/ 3选择从分频器银行1.如果该选项用于设置DIV1N 6 。
时钟输出使用从分频器银行所生成的/ DIV2N选项DIV2N 2.允许的值是4到127 。
如果分频器银行2不被使用，设定DIV2N到8 。
时钟输出使用从分频器银行2.固定/ 2选项如果使用此选项， DIV2N必须能被4整除。
时钟输出2使用从分频器银行2.固定/ 4选项如果使用此选项， DIV2N必须能够被8整除。
文件编号： 38-07006牧师* I
第11 4
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CY22050,
CY220501
参考晶振输入
该CY22050的输入晶体振荡器是一个重要的
由于柔韧性特征，它允许用户在选择
晶体作为参考时钟源。该振荡器逆变器
可编程的增益，从而允许具有最大的相容性
参考晶体，是根据制造商，处理
性能和质量。
的输入端的负载电容器的值以8位来确定
在一个可编程的寄存器中。总的负载电容来确定
通过下式：
CapLoad = （C
L
– C
BRD
– C
芯片
） /0.09375 pF的
在CyClocksRT ，进入液晶电容（C
L
） 。的值
CapLoad被自动确定，并编入
CY22050.
如果您需要更好地控制CapLoad值，考虑
使用CY22150为串行配置和控制
输入负载电容。对于外部时钟源，默认为
0.
输入负载电容放置在CY22050死亡减少
外部元件成本。这些电容是真实的
平行板电容器，旨在降低频移
时所发生的非线性负载电容是受负荷，
偏置，电源和温度变化。
晶振驱动电平与电源
水晶指定接受的最大驱动电平。
一般情况下，较大的晶体可以接受更多的权力。该驱动电平
说明书中的表是一个普通的上限为
功率由振荡器电路中的CY22050驱动。
对于给定的电压摆动，在晶体中的功率耗散是
正比于ESR和正比于晶体的平方
频率。 （请注意，实际的ESR ，有时远小于
由晶振制造商指定的值。 ）电源也
几乎正比于C的方
L
.
功率可以降低到小于在该DL规范
在下表中选择一个降频晶体低C
L
与低R
1
（ESR） 。
绝对最大条件
参数
V
DD
V
DDL
T
S
T
J
电源电压
I / O电源电压
储存温度
[3]
结温
封装功耗，商用温度
封装功耗，工业温度
数字输入
数字输出简称V
DD
数字输出简称V
DDL
ESD
每个静电放电电压MIL- STD- 833 ，方法3015
AV
SS
– 0.3
V
SS
– 0.3
V
SS
– 0.3
描述
民
–0.5
–0.5
–65
最大
7.0
7.0
125
125
450
380
AV
DD
+ 0.3
V
DD
+ 0.3
V
DDL
+0.3
2000
单位
V
V
°C
°C
mW
mW
V
V
V
V
推荐工作条件
参数
V
DD
VDDL
HI
VDDL
LO
T
AC
T
AI
C
负载
C
负载
f
REFD
f
REFC
t
PU
工作电压
工作电压
工作电压
商业环境温度
周围的工业温度
马克斯。负载电容， V
DD
/V
DDL
= 3.3 V
马克斯。负载电容， V
DDL
= 2.5 V
驱动REF
水晶REF
上电时所有V
DD
指定s到到达最低
电压（功率坡道必须是单调）
1
8
0.05
描述
民
3.135
3.135
2.375
0
–40
典型值。
3.3
3.3
2.5
最大
3.465
3.465
2.625
70
85
15
15
133
30
500
单位
V
V
V
°C
°C
pF
pF
兆赫
兆赫
ms
记
3.额定10年
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