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CY14E256L

256千位（ 32K ×8 ）的nvSRAM

特点

■

功能说明

赛普拉斯CY14E256L是一个快速静态RAM与非易失性

元件中的每个存储单元。嵌入式非易失性

元素结合QuantumTrap技术生产

世界上最可靠的非易失性存储器。该SRAM提供

无限的读写周期，而独立的，非易失性

数据驻留在高度可靠的QuantumTrap细胞。数据

从SRAM传输到非易失性元件（在

STORE操作）自动发生的断电。上

电时，数据被恢复到SRAM （该RECALL操作）

从非易失性存储器中。无论是存储和调用

操作也是在软件控制下可用。硬件

STORE开始与HSB引脚。

25 NS， NS 35和45 ns访问时间

引脚兼容STK14C88

在掉电与外部关闭自动STORE手

68 μF电容

商店到QuantumTrap非易失性元件是由发起

软件，硬件，或掉电自动存储

召回SRAM通过软件或上电启动

无限的读，写和RECALL周期

百万STORE周期来QuantumTrap

百年数据保存到QuantumTrap

单5V + 10 ％工作

商用和工业温度

32引脚SOIC封装（符合RoHS标准）

CDIP （ 300万美元）软件包

逻辑框图

量子阱

512 X 512

帽

商店

动力

控制

商店/

召回

控制

行解码器

静态RAM

ARRAY

512 X 512

召回

HSB

软件

检测

列I / O

输入缓冲器

COLUMN DEC

赛普拉斯半导体公司

文件编号： 001-06968修订版* G

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2009年5月18日

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CY14E256L

销刀豆网络gurations

图1.引脚图： 32引脚SOIC / DIP

表1.引脚定义

引脚名称

–A

-DQ

HSB

帽

ALT

I / O类型

输入

地

描述

地址输入。

用于选择的32,768字节的nvSRAM之一。

写使能输入，低电平有效。

当芯片被使能和WE为低时，在IO数据

标签写入到特定地址的位置。

芯片使能输入，低电平有效。

当低，选择芯片。当HIGH ，取消选择的芯片。

输出使能，低电平有效。

该低电平有效OE输入使能数据输出缓冲器中

读周期。拉高OE HIGH导致IO引脚三态。

地面的装置。

该装置被连接到该系统的地面。

输入或输出

双向数据IO线。

作为根据操作的输入或输出线路。

电源

电源输入到该设备。

输入或输出

五金店忙（ HSB ）。

低电平时，此输出表明五金店正在进行中。

当拉低外部向芯片时，它启动一个非易失STORE操作。弱内

上拉电阻保持这个引脚为高电平，如果没有连接（连接可选）。

电源

自动存储电容。

提供电源的nvSRAM在断电时存储在SRAM数据

到非易失性元件。

文件编号： 001-06968修订版* G

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CY14E256L

设备操作

该CY14E256L的nvSRAM是由两个功能康波

堂费成对在相同的物理单元中。这是一个SRAM

存储器单元和一个非易失性QuantumTrap细胞。该SRAM

存储单元作为一个标准的快速静态RAM 。在数据

SRAM被转移至非易失性的细胞（对STORE

操作）或从非易失性细胞到SRAM（该RECALL

操作）。这种独特的架构允许存储和调用

的所有细胞中平行。在STORE和RECALL操作

系统蒸发散， SRAM的读写操作都被禁止。该

CY14E256L支持无限读取和写入类似

典型的SRAM 。此外，它提供了无限的RECALL操作

从非易失性细胞和多达百万商店系统蒸发散

操作。

有68用友， 220微法（ + 20 ％）之间的额定电容

在6V应提供。在V的电压

帽

引脚驱动

到5V由电荷泵内部的芯片。一个上拉被放置

对我们持有上电时它处于非活动状态。

图2.自动存储模式

SRAM读

该CY14E256L执行一个读周期，每当CE和OE

是低，而WE和HSB是HIGH 。指定的地址

对引脚

0–14

确定访问的32,768个数据字节。当

读出的是一个地址转换开始时，输出

T的延迟后有效

（读周期1 ）。如果读取启动

通过CE或OE ，则输出在t有效

ACE

或者在t

美国能源部

为准

是后来（读周期2 ）。数据输出一再回应

内的T地址变更

而不需要访问时间

转换上的任何控制输入引脚，并保持有效，直到

另一个地址变更，或直到CE或OE变为高电平，或

WE或HSB变为低电平。

SRAM写

写周期完成时CE和WE低，

HSB高。地址输入必须在进入之前稳定

写周期，必须保持稳定，直到CE或WE

变为高电平的周期的末尾。在常见的I / O数据

DQ引脚

0–7

被写入到存储器中，如果它具有有效吨

日前

一个我们控制写入或CE年底前结束

控制的写。请OE高，在整个写周期

避免常见的I / O线数据总线争。如果OE是左

低时，内部电路关闭输出缓冲器吨

HZWE

之后，我们

变低。

在系统上电模式下， V

和V

帽

被连接到

没有68 + 5V电源

μF

电容。在这种模式下，

该CY14E256L的自动存储功能工作所存储的

充电系统作为动力下降。用户必须，但是，

保证V

不低于3.6V时的10毫秒

STORE周期。

为了减少不必要的非易失性存储，自动存储和

五金店操作将被忽略，除非至少有一个

自最近一次存储写操作发生

或者RECALL周期。启动软件商店周期

的写操作是否已完成而不管

的地方。一个可选的上拉电阻显示连接到HSB 。

HSB的信号，由系统监控，如果一个检测

自动存储周期正在进行中。

如果电源Vcc的下降之前，快于美国20个/伏

达到V

开关

，然后2.2欧姆的电阻应该连接

V之间

和系统供电，以避免瞬间过量

V之间的电流

和V

帽

自动存储操作

使用三种之一的CY14E256L将数据存储到的nvSRAM

存储操作：

1.硬件店由HSB激活

2.软件商店由一个地址序列激活

3.自动存储在设备断电

自动存储操作QuantumTrap的一大特色

技术默认情况下，在CY14E256L启用。

在正常操作期间，该器件消耗的电流从V

充电连接至V的电容器

帽

引脚。此存储

充电所使用的芯片来执行单个STORE操作。

如果在V的电压

引脚低于V

开关

中，部分

自动断开V

帽

引脚从V

。商店

启动与由V提供的功率运行

帽

电容。

图2

示出了存储电容器的正确连接

帽

）自动存储操作。电荷存储电容器

自动存储禁止模式

如果不需要对功率损失的自动商店，则V

被连接到地和+ 5V被施加到V

帽

（图

3).

这是

所述自动存储禁止模式，其中自动存储功能是

禁用。如果CY14E256L在此配置中操作时，

引用V

被改变到V

帽

在本数据

表。在这种模式下，存储操作都是通过触发

软件控制或HSB引脚。要启用或禁用自动存储

使用I / O端口引脚见

“预防商店”

第5页上是不

允许这三个选项“对飞”之间切换。

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CY14E256L

图3.自动存储禁止模式

如果CY14E256L处于写状态，在上电时的端

回想一下，在SRAM数据被破坏。为了避免这种

的情况下，一个10千欧电阻连接或者我们之间

和System V

或CE和System V之间

软件商店

数据被从SRAM由传送到非易失性存储器

一个软件地址序列。该CY14E256L软件

商店周期通过执行顺序的CE控制的启动

读的确切顺序六项具体地址位置周期。

在商店周期，先前的非易失性的擦除

数据首先来执行后面所述的非易失性的程序

元素。当启动一个商店周期，输入和输出是

禁用，直到周期结束。

因为一个序列的读和写来自特定地址的使用

对于STORE开始，就没有其他的读或写是很重要的

存取介入的序列中。如果他们介入，

序列被中止，没有存储或调用发生。

要启动的软件商店周期，下面读

顺序进行：

1.阅读地址0x0E38 ，有效的读

2.读地址0x31C7 ，有效的读

3.阅读地址0x03E0 ，有效的读

4.阅读地址0x3C1F ，有效的读

5.读地址0x303F ，有效的读

6.读地址0x0FC0 ，启动STORE周期

该软件序列主频与CE控制的读取。

当序列中的第六个地址输入后，在商店

周期开始和芯片被禁用。重要的是

读周期，而不是写周期的使用顺序。

这是没有必要的OE为低电平为有效的序列。后

商店

周期时间满足， SRAM被再次激活

读取和写入操作。

五金店（ HSB ）操作

该CY14E256L提供了HSB引脚用于控制和

在确认存储操作。在HSB引脚用于

请求五金店周期。当HSB引脚驱动

低时， CY14E256L有条件启动STORE操作

吨后

延迟

。实际STORE周期只有开始，如果在写

SRAM的发生上次存储或调用周期。

在HSB引脚还充当开漏驱动器是内部

驱动为低电平，表示处于忙碌状态，而STORE

（通过任何方式发起）正在进行中。拉起该引脚与

外部10K欧姆的电阻到V

帽

如果HSB用作驱动程序。

SRAM的读写操作，这是正在进行时

HSB驱动至低电平以任何方式被给定的时间来完成

启动之前的存储操作。经过HSB变为低电平，

在CY14E256L继续SRAM操作在t

延迟

。中

延迟

，多个SRAM读取操作发生。如果一个写

正在进行时HSB被拉低，它允许时间t

延迟

来完成。然而，任何SRAM写入周期后要求

HSB变为低电平被禁止，直到HSB返回高电平。

在任何商店的操作，不管它是如何发起的，

该CY14E256L继续驱动HSB引脚为低电平，释放

它只有当存储完成。完成后，

STORE操作， CY14E256L仍然禁止，直到

HSB引脚为高电平。

HSB如果不使用，则悬空。

软件RECALL

数据从非易失性存储器通过转移到SRAM

一个软件地址序列。软件RECALL周期

与读取操作中类似的方式顺序启动

对软件商店开始。要启动RECALL周期，

CE控制的读操作如下顺序是

执行：

1.阅读地址0x0E38 ，有效的读

2.读地址0x31C7 ，有效的读

3.阅读地址0x03E0 ，有效的读

4.阅读地址0x3C1F ，有效的读

5.读地址0x303F ，有效的读

6.读地址0x0C63 ，启动RECALL周期

在内部，召回是一个两步的过程。首先， SRAM数据

被清除，然后，非易失性信息被转移到

SRAM单元。之后的T

召回

周期时间，该SRAM是一次

再次准备读取和写入操作。召回

操作不改变在非易失性元件的数据。该

非易失性数据可被调用的次数不受限制。

硬件RECALL （上电）

在上电期间或之后的任何低功耗状态（V

＆ LT ;

RESET

），一个内部调出请求被锁定。当V

再次超过V的检测电压

开关

，召回

会自动启动，并采取吨

HRECALL

来完成。

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CY14E256L

数据保护

该CY14E256L保护数据从损坏中低

电压条件下抑制所有外部发起STORE

和写入操作。当检测到低电压状态

当V

小于V

开关

。如果CY14E256L是在一个写

模式（包括CE和WE低），在上电时召回后或

一个STORE后，写被禁止，直到一个负跳变

在CE或WE被检测到。这可以防止意外写入

在上电和掉电条件。

图4.当前对循环时间（读）

噪声考虑

该CY14E256L是一种高速内存。它必须具有高

约0.1μF高频旁路电容连接

V之间

和V

SS,

使用线索和痕迹是短

成为可能。如同所有的高速CMOS集成电路，小心路由

电源，接地和信号降低电路噪声。

硬件保护

该CY14E256L提供硬件保护，防止意外

商店

操作和SRAM在低电压条件写入

系统蒸发散。当V

帽

＆ LT ; V

开关

所有外部发起

商店

操作和SRAM写操作被禁止。自动存储可

通过把VCC对地和应用+ 5V完全禁用

到V

帽

。这是自动存储禁止模式;在这种模式下，

商店

只用明确的要求发起的任

软件程序或HSB引脚。

图5.电流与循环时间（写）

较低的平均有功功率

CMOS技术提供了CY14E256L的好处

绘制显著较少的电流，当它被循环在时间较长

超过50纳秒。

图4

显示我的关系

和

读或写周期时间。最坏情况下的电流消耗

所示的CMOS和TTL电平输入（商业temper-

ATURE范围， Vcc = 5.5V ，在芯片100％占空比使能）。只

当芯片被禁用备用电流被绘制。整体

由CY14E256L得出平均电流取决于

以下项目：

■

防止商店

这家商店的功能是通过举办HSB高配禁用

驾驶员能够采购30毫安在第五

中的至少2.2V ，

因为它具有压倒内部下拉设备。这

设备驱动HSB低20

μs

在一个商店的发作。

当CY14E256L被连接用于自动存储的操作

（系统V

连接到V

和68

μF

电容上的V

帽

)

和V

十字V

开关

下来的方式， CY14E256L

企图拉HSB低。如果HSB实际上并没有得到如下

，部分停止试图拉HSB低和中止STORE

尝试。

芯片的占空比使

总的周期率的访问

的读写比

CMOS与TTL电平输入

工作温度

在V

水平

I / O负载

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