CY14B104LA ， CY14B104NA
4兆位（ 512K ×8 / 256K ×16 ）的nvSRAM
特点
■
■
■
■
■
■
■
■
■
■
■
■
功能说明
赛普拉斯CY14B104LA / CY14B104NA是一个快速静态RAM ，
与在每个存储单元的非易失性元件。内存
组织为512K字节的8位或每16位256K字
每一个。嵌入式非易失性元件结合
QuantumTrap技术，生产世界上最可靠的
非易失性存储器。该SRAM提供了无限的读写
周期，而独立的非易失性数据驻留在高度
可靠QuantumTrap细胞。从SRAM的数据传输
非易失性元件（实体店经营）发生
在自动关闭电源。上电时，数据恢复
从非易失性存储器SRAM中（该RECALL操作）。
无论是STORE和RECALL操作也可
在软件控制下。
20纳秒， 25纳秒，和45 ns访问时间
内部组织为512K ×8 （ CY14B104LA ）或256K ×16
(CY14B104NA)
关上掉电自动STORE手中只有一小
电容
STORE到QuantumTrap发起的非易失性元件
软件，器件引脚或自动存储在掉电
召回SRAM通过软件或上电启动
无限的读，写和召回周期
200000 STORE周期来QuantumTrap
20年的数据保存
单3V + 20 ％ ， - 10％操作
商用和工业温度
48球FBGA和五十四分之四十四引脚TSOP -II封装
无铅并符合RoHS标准
逻辑框图
[1, 2, 3]
笔记
1.地址
0
- A
18
对于X8的配置和地址
0
- A
17
对于X16的配置。
2.数据DQ
0
- DQ
7
对于X8的配置和数据DQ
0
- DQ
15
对于X16的配置。
3. BHE和BLE适用于只有X16的配置。
赛普拉斯半导体公司
文件编号： 001-49918修订版* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2009年5月22日
[+ ]反馈
CY14B104LA ， CY14B104NA
引脚配置
图1.引脚图 - 48 FBGA
(x8)
顶视图
（不按比例）
1
NC
NC
DQ
0
V
SS
V
CC
DQ
3
2
OE
NC
NC
DQ
1
DQ
2
NC
3
A
0
A
3
A
5
A
17
V
帽
A
14
A
12
A
9
4
A
1
A
4
A
6
A
7
A
16
A
15
A
13
A
10
5
A
2
CE
NC
DQ
5
DQ
6
NC
WE
A
11
6
NC
NC
DQ
4
V
CC
V
SS
DQ
7
NC
NC
[4]
(x16)
顶视图
（不按比例）
1
A
B
C
D
E
F
G
H
2
OE
BHE
3
A
0
A
3
A
5
A
17
V
帽
A
14
A
12
A
9
4
A
1
A
4
A
6
A
7
A
16
A
15
A
13
A
10
5
A
2
CE
DQ
1
DQ
3
DQ
4
DQ
5
WE
A
11
6
NC
DQ
0
DQ
2
V
CC
V
SS
DQ
6
DQ
7
[5]
NC
BLE
DQ
8
A
B
C
D
E
F
G
H
DQ
9
DQ
10
V
SS
DQ
11
V
CC
DQ
12
DQ
14
DQ
13
DQ
15
HSB
NC
[4]
[5]
HSB
NC
A
18
A
8
A
8
图2.引脚图 - 44引脚TSOP II
(x8)
NC
[5]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
V
CC
V
SS
DQ
2
DQ
3
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
HSB
NC
[4]
NC
A
18
A
17
A
16
A
15
OE
DQ
7
DQ
6
V
SS
V
CC
DQ
5
DQ
4
V
帽
A
14
A
13
A
12
A
11
A
10
NC
NC
(x16)
[6]
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
DQ
2
DQ
3
V
CC
V
SS
DQ
4
DQ
5
DQ
6
DQ
7
WE
A
5
A
6
A
7
A
8
A
9
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
A
17
A
16
A
15
OE
BHE
BLE
DQ
15
DQ
14
DQ
13
DQ
12
V
SS
V
CC
DQ
11
DQ
10
DQ
9
DQ
8
V
帽
A
14
A
13
A
12
A
11
A
10
44 - TSOP II
(x8)
44 - TSOP II
(x16)
顶视图
（不按比例）
顶视图
（不按比例）
笔记
4.地址扩展为8兆比特。 NC引脚未连接到死。
5.地址扩展为16兆比特。 NC引脚未连接到死。
6. HSB引脚是不是在44 - TSOP II （ X16 ）封装。
文件编号： 001-49918修订版* B
第23页2
[+ ]反馈
CY14B104LA ， CY14B104NA
引脚配置
（续）
图3.引脚图 - 54引脚TSOP II （ X16 ）
NC
[5]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
DQ
2
DQ
3
V
CC
V
SS
DQ
4
DQ
5
DQ
6
DQ
7
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
HSB
NC
[4]
A
17
A
16
A
15
OE
BHE
BLE
DQ
15
DQ
14
DQ
13
DQ
12
V
SS
V
CC
DQ
11
DQ
10
DQ
9
DQ
8
V
帽
A
14
A
13
A
12
A
11
A
10
NC
NC
NC
54 - TSOP II
(x16)
顶视图
(
不按比例）
表1.引脚定义
引脚名称
A
0
– A
18
A
0
– A
17
DQ
0
？ DQ
7
DQ
0
？ DQ
15
WE
CE
OE
BHE
BLE
V
SS
V
CC
HSB
[6]
输入
输入
输入
输入
输入
地
I / O类型
输入
描述
地址输入用于选择的524,288字节的nvSRAM对于X8的配置之一。
地址输入用于选择的nvSRAM对于X16配置的262,144字之一。
输入/输出
双向数据I / O线为X8配置。
用作输入或输出线视
操作。
双向数据I / O的X16配置行。
用作输入或输出线视
操作。
写使能输入，低电平有效。
当选定低时，在I / O引脚的数据被写入到所述特定
地址位置。
芯片使能输入，低电平有效。
当低，选择芯片。当HIGH ，取消选择的芯片。
输出使能，低电平有效。
该低电平有效OE输入使能时读取的数据输出缓冲器
周期。 I / O引脚为三态上拉高OE为高电平。
高字节使能，低电平有效。
控制DQ
15
- DQ
8
.
低字节使能，低电平有效。
控制DQ
7
- DQ
0
.
地面的装置。
必须连接到该系统的地面。
电源
电源输入到该设备。
输入/输出
五金店忙（ HSB ） 。
当这种低输出表明五金店正在进行中。
当拉低外部芯片它发起的非易失性存储操作。内部弱上拉
电阻保持在该引脚为高电平，如果没有连接（连接可选）。每次存储操作后， HSB
被驱动为高电平的时间很短的标准输出大电流。
电源
自动存储电容。
供应电源的nvSRAM在断电时，从SRAM数据存储
非易失性元件。
无连接
无连接。
该管脚没有连接到模具上。
第23页3
V
帽
NC
文件编号： 001-49918修订版* B
[+ ]反馈
CY14B104LA ， CY14B104NA
设备操作
该CY14B104LA / CY14B104NA的nvSRAM是由两个
功能组件配对在相同的物理单元中。他们是
一个SRAM的存储单元和一个非易失性QuantumTrap细胞。该
SRAM存储单元作为一个标准的快速静态RAM 。数据
在SRAM中被转移到非易失性细胞（对STORE
操作） ，或从非易失性细胞到SRAM （该RECALL
操作）。使用这种独特的架构，所有的细胞都存储和
回忆并行。在STORE和RECALL操作，
SRAM读取和写入操作被禁止。该
CY14B104LA / CY14B104NA支持无限的读取和写入
类似于典型的SRAM 。此外，它提供了无限的RECALL
从非易失性单元和高达200K的存储操作
操作。见
真值表的SRAM操作
在页
16，用于读取和写入模式的完整描述。
自动存储
第6页。如果对自动存储是没有启用
电容上的V
帽
针，该设备将尝试一个自动存储
如果没有足够的充电操作来完成存储。这
可能会损坏存储的nvSRAM中的数据。
图4
示出了存储电容器的正确连接
(V
帽
）自动存储操作。请参阅
直流电气
特征
对于V的大小8页
帽
。上的电压
在V
帽
引脚被驱动到V
CC
通过在芯片上的调节器。上拉
最高应放在WE举行期间，上电就无效。
这种上拉才有效，如果WE信号是在三态
上电。许多主控板三态上电时的控制。这
应使用上拉时进行验证。当的nvSRAM
出来的电源接通召回时，MPU必须处于活动状态或在WE
保持无效，直到MPU脱离复位状态。
为了减少不必要的非易失性存储，自动存储和
五金店操作被忽略，除非至少有一个写
自从最近STORE操作已经发生或
RECALL周期。启动软件商店周期执行
不管写操作是否已经发生。该
HSB信号是由系统监控，如果一个自动存储到检测
周期正在进行中。
图4.自动存储模式
VCC
SRAM读
该CY14B104LA / CY14B104NA执行一个读周期时
CE和OE是低电平， WE和HSB是HIGH 。地址
引脚指定的
0-18
OR A
0-17
确定哪一个524288的
数据字节或每16位262,144字被存取。字节
使（ BHE ， BLE）确定哪些字节使能到
输出，在16位字的情况。当通过开始的读取
的地址转换时，输出是有效吨的延迟之后
AA
（读周期1） 。如果读通过CE或OE ，输出启动
是在t有效
ACE
或者在t
美国能源部
，以较迟者为准（读周期2 ） 。该
数据输出反复进行响应，以解决内的变化
t
AA
无需转换任何控制访问时间
输入引脚。这仍然有效，直到另一个地址变更或
直到CE或OE变为高电平，否则我们还是HSB变为低电平。
0.1uF
10kOhm
VCC
SRAM写
写周期完成时， CE和WE低， HSB
为HIGH 。地址输入必须在进入之前稳定
写周期，必须保持稳定，直到CE或WE变为高电平时
该循环的结束。对通用I数据输入/输出引脚DQ
0–15
被写入到存储器中，如果该数据是有效的吨
SD
年底前
一个我们控制写入或CE年底前控制
写。字节使能输入（ BHE ， BLE）确定哪些字节
被写入，在16位字的情况。所以建议
OE保持高电平，在整个写周期，以避免数据总线
争上常见的I / O线。如果OE保持低电平，内部
电路关闭输出缓冲器吨
HZWE
当我们变低。
WE
V
帽
V
SS
V
帽
硬件存储操作
该CY14B104LA / CY14B104NA提供了HSB
[6]
销到
控制并确认存储操作。使用HSB
引脚请求五金店周期。当HSB引脚
驱动为低电平时， CY14B104LA / CY14B104NA条件
发起吨后STORE操作
延迟
。实际STORE周期
只有开始如果写入到SRAM自上次已经发生
存储或调用周期。 HSB的销也作为一个开放
漏极驱动程序是一种内部驱动到低电平，表示忙碌
当存储（通过任何方式发起）是在状态
进展情况。
SRAM的读写操作正在进行的时候HSB
通过任何手段驱动至低电平，给出时间之前完成
启动存储操作。经过HSB变为低电平时，
CY14B104LA / CY14B104NA继续SRAM的操作
t
延迟
。如果一个写操作正在进行时HSB被拉低它
启用时间t
延迟
来完成。但是，任何的SRAM写
HSB要求后周期变低被禁止，直到HSB
返回高电平。的情况下的写锁存器未被设置， HSB不被驱动
LOW由CY14B104LA / CY14B104NA 。但是，任何SRAM读
和写周期被禁止，直到HSB返回HIGH由MPU
或其它外部源。
第23页4
自动存储操作
该CY14B104LA / CY14B104NA将数据存储到所述的nvSRAM
使用以下三个存储操作之一：硬件
店由HSB激活;软件商店由一个激活地址
序列;自动存储在设备断电。该自动存储
操作QuantumTrap技术的一个独特的功能，是
默认情况下，在CY14B104LA / CY14B104NA启用。
在正常操作期间，该器件消耗的电流从V
CC
to
充电连接至V的电容器
帽
引脚。此存储
充电所使用的芯片来执行单个STORE操作。
如果在V的电压
CC
引脚低于V
开关
中，部分
自动断开V
帽
引脚从V
CC
。商店
启动与由V提供的功率运行
帽
电容。
记
如果电容器没有连接到V
帽
针，自动存储
必须使用指定的软序列被禁用
预防
文件编号： 001-49918修订版* B
[+ ]反馈
CY14B104LA ， CY14B104NA
在任何商店的操作，不管它是如何发起的，
该CY14B104LA / CY14B104NA继续驱动HSB销
低，释放它，只有当实体店完成。当
STORE操作完成时， CY14B104LA / CY14B104NA
仍然禁止，直到HSB引脚为高电平。离开HSB
未连接的，如果它不被使用。
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x8FC0启动STORE周期
该软件程序的时钟可以与CE读取控制
或OE控制读取。该序列中的第六个地址后
被输入，则商店循环开始和芯片是
禁用。 HSB被拉低。使用读周期是非常重要的
并没有写在序列中的周期，虽然没有必要
这OE为低电平有效的序列。之后的T
商店
周期
被满足， SRAM是读取再次激活，写
操作。
硬件RECALL （上电）
在上电期间或之后的任何低功率条件
(V
CC
＆ LT ; V
开关
） ，一个内部调出请求被锁定。当
V
CC
再次超过V的检测电压
开关
，召回
会自动启动，并采取吨
HRECALL
来完成。
在此期间，HSB被HSB驱动驱动至低电平。
软件商店
从SRAM中的数据传输到非易失性存储器，并具有
软件地址序列。该CY14B104LA / CY14B104NA
软件商店周期由执行顺序CE启动
从六个具体地址位置控制的读周期
确切顺序。在STORE周期以前的擦除
首先，进行非易失性数据，随后的一个节目
非易失性元件。之后启动了STORE周期，进一步
输入和输出被禁止，直到周期结束。
因为一个序列的读和写来自特定地址的使用
对于STORE开始，就没有其他的读或写是很重要的
存取介入的顺序，或者序列被中止
没有存储或调用发生。
要启动的软件商店周期，下面读
序列必须被执行。
软件RECALL
从非易失性存储器中的数据传送到与SRAM的
一个软件地址序列。软件RECALL周期
与读取操作中类似的方式顺序启动
对软件商店开始。要启动RECALL周期，
汉英对照读操作按以下顺序必须是
进行。
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x4C63启动RECALL周期
在内部，召回是一个两步的过程。首先， SRAM数据
被清除;然后，非易失性信息被传输至电
SRAM单元。之后的T
召回
周期时， SRAM再次是
准备读取和写入操作。调用操作
不改变在非易失性元件的数据。
表2.模式选择
CE
H
L
L
L
WE
X
H
L
H
OE ， BHE ， BLE
[3]
X
L
X
L
A
15
- A
0
[7]
X
X
X
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x8B45
模式
未选择
读SRAM
写入SRAM
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
自动存储
关闭
I / O
输出高Z
输出数据
输入数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
动力
待机
活跃
活跃
活跃
[8]
笔记
7.虽然有关于CY14B104LA （在CY14B104NA 18条地址线） 19的地址线中，只有13个地址线（甲
14
- A
2
）被用于控制软件模式。
地址线的其余部分都不在乎。
8.六个连续的地址位置必须是在列出的顺序。我们必须为高电平期间所有六个周期，使非易失性周期。
文件编号： 001-49918修订版* B
第23页5
[+ ]反馈
QQ：2881677436 复制
