初步
CY14B104L/CY14B104N
4兆位（ 512K ×8 / 256K ×16 ）的nvSRAM
特征
15纳秒， 25纳秒，和45 ns访问时间
内部组织为512K ×8或256K ×16
放手自动
商店
在断电时，只有一个
小电容
商店
to
QuantumTrap
非易失性元件启动
通过软件，器件引脚或自动存储
在掉电
召回
通过软件或功率可达SRAM启动
无限的读，写和召回周期
8毫安典型I
CC
在200 ns的周期时间
200,000
商店
周期来
QuantumTrap
- 20年的数据保存
单3V + 20 ％ ， - 10％操作
商业和工业温度
FBGA和TSOP - II封装
符合RoHS标准
功能说明
赛普拉斯CY14B104L / CY14B104N是一个快速静态RAM ，
与在每个存储单元的非易失性元件。内存
组织为每个8位或16的话256K 512K字
每个位。嵌入式非易失性元件结合
QuantumTrap技术生产世界上最可靠的
非易失性存储器。该SRAM提供了无限的读，
写周期，而独立的，非易失性的数据驻留在
高度可靠的QuantumTrap细胞。从数据传输
SRAM的非易失性元件（实体店经营）
自动发生在断电。上电时，数据
从恢复到SRAM （该RECALL操作）
非易失性存储器。无论是存储和调用
操作也是在软件控制下可用。
逻辑框图
V
CC
V
帽
地址
0
- A
18
CE
OE
WE
DQ0 - DQ15
CY14B104L/CY14B104N
BHE
BLE
HSB
V
SS
赛普拉斯半导体公司
文件编号： 001-07102修订版* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年6月29日
[+ ]反馈
初步
销刀豆网络gurations
（续）
NC
[1]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ0
DQ1
DQ2
DQ3
V
CC
V
SS
DQ4
DQ5
DQ6
DQ7
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
54 - TSOP II
11
(x16)
12
13
顶视图
14
（不按比例）
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
HSB
NC
[1]
A
17
A
16
A
15
OE
BHE
BLE
DQ15
DQ14
DQ13
DQ12
V
SS
V
CC
DQ11
DQ10
DQ9
DQ8
V
帽
A
14
A
13
A
12
A
11
A
10
NC
NC
NC
CY14B104L/CY14B104N
引脚德网络nitions
引脚名称
A
0
– A
16
IO类型
输入
描述
地址输入用于选择其中的131,072字节中的nvSRAM的。
DQ0 - DQ7输入输出
双向数据IO线。
作为根据操作的输入或输出线路。
WE
CE
OE
V
SS
V
CC
HSB
输入
输入
输入
地
写使能输入，低电平有效。
当选择低，实现了数据的IO引脚被写入
由CE的下降沿锁存的地址位置。
芯片使能输入，低电平有效。
当低，选择芯片。当HIGH ，取消选择的芯片。
输出使能，低电平有效。
该低电平有效OE输入使能时读取的数据输出缓冲器
周期。 IO引脚为三态上拉高OE高。
地面的装置。
必须连接到该系统的地面。
电源
电源输入到该设备。
输入输出
五金店忙（ HSB ） 。
当这种低输出表明五金店正在进行中。当
拉低外部芯片它发起的非易失性存储操作。内部弱上拉起来
电阻保持，如果没有连接该引脚为高电平。 （连接可选）
电源
自动存储电容。
提供电源的nvSRAM在断电时，从SRAM数据存储
非易失性元件。
无连接
无连接。
请不要将此引脚连接到芯片。
V
帽
NC
文件编号： 001-07102修订版* E
第21 3
[+ ]反馈
初步
设备操作
该CY14B104L / CY14B104N的nvSRAM是由两个
功能组件配对在相同的物理单元中。他们
是一个SRAM的存储单元和一个非易失性QuantumTrap
细胞。 SRAM的存储单元作为一个标准快速静态
内存。在SRAM中的数据可以传输到非易失性
元（ STORE操作） ，或从非易失性细胞
SRAM （调用操作） 。这种独特的架构
允许所有的细胞来进行存储和回顾parallel.During的
STORE和RECALL操作SRAM的读写
操作被禁止。该CY14B104L / CY14B104N
suports无限读取和就像一个典型的SRAM.In写道：
此外，它提供了从无限RECALL操作
非易失性单元和高达200K的存储操作。
CY14B104L/CY14B104N
图1示出
存储电容器的正确连接
(V
帽
）自动存储操作。参阅直流
第8页上的电气特性V的大小
帽
.
为了减少不必要的非易失性存储，自动存储，并
五金店操作将被忽略，除非至少有一个
自最近一次写操作发生
存储或调用周期。启动软件商店周期
一个写操作是否有考虑执行
发生了。通过该系统，如果检测监控HSB信号
一个自动存储周期正在进行中。
图1.自动存储模式
V
CC
V
帽
V
CC
10K欧姆
SRAM读
该CY14B104L / CY14B104N执行一个读周期
每当CE和OE是低电平，而我们和HSB是HIGH 。
在针脚上指定的地址
0-18
/A
0-17
确定其中
在524,288个数据字节或16位262,144字的每个将
被访问。当读取由一个地址开始
转换时，输出将吨的延迟之后是有效
AA
（阅读
循环＃1） 。如果读通过CE或OE启动，输出会
是在t有效
ACE
或者在t
美国能源部
，以较迟者为准（读周期＃ 2 ） 。
数据输出将重复响应地址变更
内的T
AA
无需转换就访问时间
任何控制输入引脚，并保持有效，直到另一个
地址变更或直到CE或OE变为高电平，否则我们还是
HSB被拉低。
V
帽
WE
V
CC
V
CC
V
帽
V
帽
SRAM写
写周期完成时CE和WE都为低电平
和HSB高。地址输入之前必须是稳定的
进入写周期，必须保持稳定，直到
CE或WE变为高电平在周期的末端。在数据
通用IO引脚DQ
0–15
将被写入，如果存储器
数据是有效吨
SD
答：我们控制的写在年底前或
一个CE控制的写在年底前。建议
这OE保持高在整个写周期，以避免数据
总线争用共同的IO线。如果OE为左低，内部
电路关闭输出缓冲器吨
HZWE
当我们变低。
硬件存储操作
该CY14B104L / CY14B104N提供了HSB引脚
控制和确认存储操作。利用
在HSB引脚请求五金店周期。当
HSB引脚驱动为低电平时， CY14B104L / CY14B104N条件
倚重发起吨后STORE操作
延迟
。实际
STORE周期只有开始，如果写入SRAM发生
自上次存储或调用周期。在HSB引脚还充当
作为一个开漏驱动器的内部驱动为低电平，表示
忙碌的状态，而存储（通过任何手段发起的）是
进行中。
SRAM的读写操作都在进步
当HSB被拉低以任何方式给予时间
完成启动存储操作之前。 HSB后
变为低电平时， CY14B104L / CY14B104N继续SRAM
对于T运营
延迟
。在t
延迟
，多读SRAM
操作可能发生。如果一个写正在进行时
HSB被拉低，这将允许一个时间t
延迟
来完成。
然而，任何SRAM写入周期要求HSB去后
低将被禁止，直到返回HSB高。
在任何商店的操作，不管是怎么回事
启动的，则CY14B104L / CY14B104N继续驱动
HSB引脚为低电平，释放它，只有当实体店完成。
自动存储操作
该CY14B104L / CY14B104N将数据存储到使用的nvSRAM
1三个存储操作。这三个操作
是硬件存储由HSB激活，软件商店
由一个地址序列上的设备被激活，并自动存储
断电。自动存储操作的一大特色
QuantumTrap技术，默认情况下启用的
CY14B104L/CY14B104N.
在正常操作期间，该器件消耗的电流从V
CC
到连接至V的电容器进行充电
帽
引脚。此存储
电荷将通过该芯片可用于执行一个单一的商店
操作。如果在V的电压
CC
引脚低于V
开关
,
部分自动断开V
帽
引脚从V
CC
. A
STORE操作将通过随附的电源启动
V
帽
电容。
文件编号： 001-07102修订版* E
0.1
U
F
第21 4
0.1
U
F
[+ ]反馈
初步
在存储操作的完成
CY14B104L / CY14B104N仍然禁止，直到HSB引脚
返回高电平。离开HSB无关，如果不使用。
CY14B104L/CY14B104N
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x8FC0启动STORE周期
该软件程序的时钟可以与CE控制
读或OE控制的读取。一旦在第六地址
序列已被输入时， STORE循环开始
与芯片将被禁用。读取周期是非常重要的
和不写周期的序列中被使用，虽然这是
没有必要使OE为低电平的顺序是有效的。
的T后
商店
周期已经满足，将SRAM
再次被激活，读取和写入操作。
硬件RECALL （上电）
在上电期间或之后的任何低功率条件
(V
CC
＆ LT ; V
开关
），内部RECALL请求将被锁存。
当V
CC
再次超过V的检测电压
开关
,
召回周期将自动启动，并采取
t
HRECALL
来完成。
软件商店
从SRAM中的数据传输到非易失性存储器以
一个软件地址序列。该CY14B104L / CY14B104N
软件商店周期由执行顺序启动
从六个具体的地址位置CE控制的读周期
按正确的顺序。在商店周期的擦除
首先执行先前的非易失性数据，接着是
非易失性元素的节目。一旦STORE周期
发起进一步的输入和输出被禁止，直到循环
完成。
由于序列读取来自特定地址是
用于商店开始，重要的是，没有其它READ
或写访问干预的顺序。如果有
中间的读或写访问，顺序将
中止，并没有存储或调用发生。
要启动的软件商店周期，下面读
序列必须执行：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
软件RECALL
从非易失性存储器传送数据到SRAM
由一个软件地址序列。软件RECALL周期
与读操作的方式顺序启动
类似的软件商店开始。要启动
RECALL周期，CE的下列顺序读取控制
操作必须被执行：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x4C63启动RECALL周期
在内部，召回是一个两步的过程。首先，对SRAM
数据被清零，第二，非易失性信息是
转移到SRAM单元。之后的T
召回
周期
该SRAM将再次准备好读取和写入
操作。此次召回的操作不会改变数据
非易失性元素。
文件编号： 001-07102修订版* E
第21 5
[+ ]反馈
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