CY14B104L ， CY14B104N
4兆位（ 512K ×8 / 256K ×16 ）的nvSRAM
特点
■
■
■
■
■
■
■
■
■
■
■
■
功能说明
赛普拉斯CY14B104L / CY14B104N是一个快速静态RAM ，具有
非易失性元件中的每个存储单元。内存
组织为512K字节的8位或每16位256K字
每一个。嵌入式非易失性元件结合
QuantumTrap技术，生产世界上最可靠的
非易失性存储器。该SRAM提供了无限的读写
周期，而独立的非易失性数据驻留在高度
可靠QuantumTrap细胞。从SRAM的数据传输
非易失性元件（实体店经营）发生
在自动关闭电源。上电时，数据恢复
从非易失性存储器SRAM中（该RECALL操作）。
无论是STORE和RECALL操作也可
在软件控制下。
20纳秒， 25纳秒，和45 ns访问时间
内部组织为512K ×8 （ CY14B104L ）或256K ×16
(CY14B104N)
关上掉电自动STORE手中只有一小
电容
商店到QuantumTrap
发起的非易失性元素
软件，器件引脚或自动存储
在掉电
召回SRAM通过软件或上电启动
无限的读，写和召回周期
200000 STORE周期来QuantumTrap
20年的数据保存
单3V + 20 ％到-10 ％操作
商用和工业温度
48球FBGA和五十四分之四十四引脚TSOP II封装
无铅并符合RoHS标准
逻辑框图
[1, 2, 3]
笔记
1.地址
0
- A
18
对于X8的配置和地址
0
- A
17
对于X16的配置。
2.数据DQ
0
- DQ
7
对于X8的配置和数据DQ
0
- DQ
15
对于X16的配置。
3. BHE和BLE适用于只有X16的配置。
赛普拉斯半导体公司
文件编号： 001-07102修订版* L
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年12月19日
[+ ]反馈
CY14B104L ， CY14B104N
引脚配置
图1.引脚图 - 48 FBGA
48-FBGA
(x8)
48-FBGA
(x16)
顶视图
（不按比例）
1
NC
NC
DQ
0
V
SS
V
CC
DQ
3
2
OE
NC
NC
DQ
1
DQ
2
NC
3
A
0
A
3
A
5
A
17
V
帽
A
14
A
12
A
9
4
A
1
A
4
A
6
A
7
A
16
A
15
A
13
A
10
5
A
2
CE
NC
DQ
5
DQ
6
NC
WE
A
11
6
NC
NC
DQ
4
V
CC
V
SS
DQ
7
NC
NC
[4]
顶视图
（不按比例）
1
BLE
DQ
8
2
OE
BHE
3
A
0
A
3
A
5
A
17
V
帽
A
14
A
12
A
9
4
A
1
A
4
A
6
A
7
A
16
A
15
A
13
A
10
5
A
2
CE
DQ
1
DQ
3
DQ
4
DQ
5
WE
A
11
6
NC
DQ
0
DQ
2
V
CC
V
SS
DQ
6
DQ
7
[5]
NC
A
B
C
D
E
F
G
H
A
B
C
D
E
F
G
H
DQ
9
DQ
10
V
SS
DQ
11
V
CC
DQ
12
DQ
14
DQ
13
DQ
15
HSB
NC
[4]
[5]
HSB
NC
A
18
A
8
A
8
图2.引脚图 - 44引脚TSOP II
44 - TSOP II
(x8)
44 - TSOP II
(x16)
[6]
NC
[5]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
V
CC
V
SS
DQ
2
DQ
3
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44 - TSOP II
(x8)
顶视图
（不按比例）
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
HSB
NC
[4]
NC
A
18
A
17
A
16
A
15
OE
DQ
7
DQ
6
V
SS
V
CC
DQ
5
DQ
4
V
帽
A
14
A
13
A
12
A
11
A
10
NC
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
DQ
2
DQ
3
V
CC
V
SS
DQ
4
DQ
5
DQ
6
DQ
7
WE
A
5
A
6
A
7
A
8
A
9
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44 - TSOP II
(x16)
顶视图
（不按比例）
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
A
17
A
16
A
15
OE
BHE
BLE
DQ
15
DQ
14
DQ
13
DQ
12
V
SS
V
CC
DQ
11
DQ
10
DQ
9
DQ
8
V
帽
A
14
A
13
A
12
A
11
A
10
笔记
4.地址扩展为8兆比特。 NC引脚未连接到死。
5.地址扩展为16兆比特。 NC引脚未连接到死。
6. HSB引脚是不是在44 - TSOP II （ X16 ）封装。
文件编号： 001-07102修订版* L
第25 2
[+ ]反馈
CY14B104L ， CY14B104N
引脚配置
（续）
图3.引脚图 - 54引脚TSOP II （ X16 ）
NC
[5]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
DQ
2
DQ
3
V
CC
V
SS
DQ
4
DQ
5
DQ
6
DQ
7
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
HSB
NC
[4]
A
17
A
16
A
15
OE
BHE
BLE
DQ
15
DQ
14
DQ
13
DQ
12
V
SS
V
CC
DQ
11
DQ
10
DQ
9
DQ
8
V
帽
A
14
A
13
A
12
A
11
A
10
NC
NC
NC
54 - TSOP II
(x16)
顶视图
(
不按比例）
引脚德网络nitions
引脚名称
A
0
– A
18
A
0
– A
17
DQ
0
？ DQ
7
DQ
0
？ DQ
15
WE
CE
OE
BHE
BLE
V
SS
V
CC
HSB
[6]
输入
输入
输入
输入
输入
地
IO类型
输入
描述
地址输入用于选择的524,288字节的nvSRAM对于X8的配置之一。
地址输入用于选择的nvSRAM对于X16配置的262,144字之一。
输入/输出
双向数据IO线X8配置。
用作输入或输出线视
操作。
双向数据IO线X16配置。
用作输入或输出线视
操作。
写使能输入，低电平有效。
当选定低时，在IO管脚的数据被写入到所述特定
地址位置。
芯片使能输入，低电平有效。
当低，选择芯片。当HIGH ，取消选择的芯片。
输出使能，低电平有效。
该低电平有效OE输入使能时读取的数据输出缓冲器
周期。 IO引脚为三态上拉高OE高。
高字节使能，低电平有效。
控制DQ
15
- DQ
8
.
低字节使能，低电平有效。
控制DQ
7
- DQ
0
.
地面的装置。
必须连接到该系统的地面。
电源
电源输入到该设备。
输入/输出
五金店忙（ HSB ） 。
当这种低输出表明五金店正在进行中。
当拉低外部芯片它发起的非易失性存储操作。内部弱上拉
电阻保持在该引脚为高电平，如果没有连接（连接可选）。每次存储操作后， HSB
将被驱动为高电平的时间短，标准输出大电流。
电源
自动存储电容。
供应电源的nvSRAM在断电时，从SRAM数据存储
非易失性元件。
无连接
无连接。
该管脚没有连接到模具上。
第25 3
V
帽
NC
文件编号： 001-07102修订版* L
[+ ]反馈
CY14B104L ， CY14B104N
设备操作
该CY14B104L / CY14B104N的nvSRAM是由两个
功能组件配对在相同的物理单元中。他们是
一个SRAM的存储单元和一个非易失性QuantumTrap细胞。该
SRAM存储单元作为一个标准的快速静态RAM 。数据
在SRAM中被转移到非易失性细胞（对STORE
操作） ，或从非易失性细胞到SRAM （该RECALL
操作）。使用这种独特的架构，所有的细胞都存储和
回忆并行。在STORE和RECALL操作，
SRAM读取和写入操作被禁止。该
CY14B104L / CY14B104N支持无限的读取和写入
类似于典型的SRAM 。此外，它提供了无限的RECALL
从非易失性单元和高达200K的存储操作
操作。见
“真值表SRAM操作”。
on
15页的读写模式的完整描述。
图4
示出了存储电容器的正确连接
(V
帽
）自动存储操作。请参阅
直流电气
特征
对于V的大小7页
帽
。上的电压
在V
帽
引脚被驱动到V
CC
通过在芯片上的调节器。上拉
最高应放在WE举行期间，上电就无效。
这拉的是，如果WE信号是在三态才有效
上电。许多MPU的将三态上电时的控制。
这应在使用上拉时进行验证。当
的nvSRAM出来上电召回时，MPU必须处于活动状态
或保持无效，直到MPU的WE脱离复位状态。
为了减少不必要的非易失性存储，自动存储和
五金店操作被忽略，除非至少有一个写
自从最近STORE操作已经发生或
RECALL周期。启动软件商店周期执行
不管写操作是否已经发生。该
HSB信号是由系统监控，如果一个自动存储到检测
周期正在进行中。
图4.自动存储模式
VCC
SRAM读
该CY14B104L / CY14B104N执行一个读周期时CE
和OE是低电平， WE和HSB是HIGH 。地址
引脚指定的
0-18
OR A
0-17
确定哪一个524288的
数据字节或每16位262,144字被存取。字节
使（ BHE ， BLE）确定哪些字节使能到
输出，在16位字的情况。当通过开始的读取
的地址转换时，输出是有效吨的延迟之后
AA
（读周期1） 。如果读通过CE或OE ，输出启动
是在t有效
ACE
或者在t
美国能源部
，以较迟者为准（读周期2 ） 。该
数据输出反复进行响应，以解决内的变化
t
AA
无需转换任何控制访问时间
输入引脚。这仍然有效，直到另一个地址变更或
直到CE或OE变为高电平，否则我们还是HSB变为低电平。
0.1uF
10kOhm
VCC
WE
V
帽
V
SS
V
帽
SRAM写
写周期完成时， CE和WE低， HSB
为HIGH 。地址输入必须在进入之前稳定
写周期，必须保持稳定，直到CE或WE变为高电平时
该循环的结束。对普通IO引脚DQ数据
0–15
被写入到存储器中，如果该数据是有效的吨
SD
年底前
一个我们控制写入或CE年底前控制
写。字节使能输入（ BHE ， BLE）确定哪些字节
被写入，在16位字的情况。所以建议
OE保持高电平，在整个写周期，以避免数据总线
争上常见的IO线。如果OE保持低电平，内部
电路关闭输出缓冲器吨
HZWE
当我们变低。
硬件存储操作
该CY14B104L / CY14B104N提供了HSB
[6]
引脚来控制
并确认存储操作。使用HSB引脚来
请求五金店周期。当HSB引脚驱动
低，中CY14B104L / CY14B104N有条件启动
吨后STORE操作
延迟
。只有实际STORE周期
首先，如果在写的SRAM自上次已经发生
存储或调用周期。 HSB的销也作为一个开放
漏极驱动程序是一种内部驱动到低电平，表示忙碌
当存储（通过任何方式发起）是在状态
进展情况。
当HSB通过任何手段驱动至低电平， SRAM读取和写入
操作正在进行的是给定的时间之前完成
启动存储操作。经过HSB变为低电平时，
CY14B104L / CY14B104N继续SRAM的操作
t
延迟
.
在任何商店的操作，不管它是如何发起的，
该CY14B104L / CY14B104N继续驱动HSB销
低，释放它，只有当实体店完成。上
竣工
of
该
商店
操作时，
该
CY14B104L / CY14B104N仍然禁止，直到HSB引脚
返回高电平。离开HSB未连接，如果它不被使用。
自动存储操作
使用CY14B104L / CY14B104N将数据存储到所述的nvSRAM
以下三种存储操作之一：五金店
通过HSB激活;软件商店由一个激活地址
序列;自动存储在设备断电。该自动存储
操作QuantumTrap技术的一个独特的功能，是
默认情况下，在CY14B104L / CY14B104N启用。
在正常操作期间，该器件消耗的电流从V
CC
to
充电连接至V的电容器
帽
引脚。此存储
充电所使用的芯片来执行单个STORE操作。
如果在V的电压
CC
引脚低于V
开关
中，部分
自动断开V
帽
引脚从V
CC
。商店
启动与由V提供的功率运行
帽
电容。
文件编号： 001-07102修订版* L
第25 4
[+ ]反馈
CY14B104L ， CY14B104N
硬件RECALL （上电）
在上电期间或之后的任何低功率条件
(V
CC
＆ LT ; V
开关
） ，一个内部调出请求被锁定。当
V
CC
再次超过V的检测电压
开关
，召回
会自动启动，并采取吨
HRECALL
来完成。
在此期间，HSB被HSB驱动驱动至低电平。
软件商店
从SRAM中的数据传输到非易失性存储器，并具有
软件地址序列。该CY14B104L / CY14B104N
软件商店周期由执行顺序CE启动
从六个具体地址位置控制的读周期
确切顺序。在STORE周期以前的擦除
非易失性数据进行，随后的一个节目
非易失性元件。之后启动了STORE周期，进一步
输入和输出被禁止，直到周期结束。
因为一个序列的读和写来自特定地址的使用
对于STORE开始，就没有其他的读或写是很重要的
存取介入的序列中。另外，也没有读或写
操作必须完成后的第六个地址，读出了
软序列处理的持续时间（叔
SS
） 。如果这些条件
系统蒸发散得不到满足，该序列被中止，没有商店或
RECALL发生。
要启动的软件商店周期，以下地址
并且必须执行读序列。
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x8FC0启动STORE周期
表1.模式选择
CE
H
L
L
L
WE
X
H
L
H
OE ， BHE ， BLE
[3]
X
L
X
L
该软件程序的时钟可以与CE读取控制
或OE控制读取。该序列中的第六个地址后
被输入，则商店循环开始和芯片是
禁用。 HSB会被拉低。重要的是要使用的读
周期和不写周期的序列中，尽管它不是
必要的OE为低电平为有效的序列。后
t
商店
循环时间被满足，则该SRAM被用于再次激活
读取和写入操作。
软件RECALL
从非易失性存储器中的数据传送到与SRAM的
一个软件地址序列。软件RECALL周期
与读取操作中类似的方式顺序启动
对软件商店开始。要启动RECALL周期，
汉英对照读操作按以下顺序必须是
进行。
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x4C63启动RECALL周期
在内部，召回是一个两步的过程。首先， SRAM数据
被清除;然后，非易失性信息被传输至电
SRAM单元。之后的T
召回
周期时， SRAM再次是
准备读取和写入操作。调用操作
不改变在非易失性元件的数据。
A
15
- A
0
[7]
X
X
X
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x8B45
模式
未选择
读SRAM
写入SRAM
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
自动存储
关闭
IO
输出高Z
输出数据
输入数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
动力
待机
活跃
活跃
活跃
[8, 9]
笔记
7.虽然有关于CY14B104L （在CY14B104N 18条地址线） 19的地址线中，只有13个地址线（甲
14
- A
2
）被用于控制软件模式。
地址线的其余部分都不在乎。
8.六个连续的地址位置必须是在列出的顺序。我们必须为高电平期间所有六个周期，使非易失性周期。
9. IO状态取决于OE ， BHE和BLE的状态。所示的IO表假设OE ， BHE和BLE低。
文件编号： 001-07102修订版* L
第25 5
[+ ]反馈
初步
CY14B104L ， CY14B104N
4兆位（ 512K ×8 / 256K ×16 ）的nvSRAM
特点
■
■
■
■
■
■
■
■
■
■
■
■
■
功能说明
赛普拉斯CY14B104L / CY14B104N是一个快速静态RAM ，具有
非易失性元件中的每个存储单元。内存
组织成8比特每512K字或16位的256K字
每一个。嵌入式非易失性元件结合
QuantumTrap技术，生产世界上最可靠的
非易失性存储器。该SRAM提供了无限的读写
周期，而独立的非易失性数据驻留在高度
可靠QuantumTrap细胞。从SRAM的数据传输
非易失性元件（实体店经营）发生
在自动关闭电源。上电时，数据恢复
从非易失性存储器SRAM中（该RECALL操作）。
无论是STORE和RECALL操作也可
在软件控制下。
15纳秒， 25纳秒，和45 ns访问时间
内部组织为512K ×8 （ CY14B104L ）或256K ×16
(CY14B104N)
关上掉电自动STORE手中只有一小
电容
商店到QuantumTrap
发起的非易失性元素
软件，器件引脚或自动存储
在掉电
召回SRAM通过软件或上电启动
无限的读，写和召回周期
8毫安典型I
CC
在200 ns的周期时间
200000 STORE周期来QuantumTrap
20年的数据保存
单3V + 20 ％ ， - 10％操作
商用和工业温度
FBGA和TSOP - II封装
符合RoHS标准
逻辑框图
V
CC
V
帽
地址
0
- A
18
CE
OE
WE
[1]
[1]
DQ0 - DQ7
CY14B104L
CY14B104N
HSB
BHE
BLE
V
SS
记
1.地址
0
- A
18
和数据DQ0 - DQ7为X8的配置，地址
0
- A
17
和数据DQ0 - DQ15为X16的配置。
赛普拉斯半导体公司
文件编号： 001-07102修订版* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年1月2日
[+ ]反馈
初步
CY14B104L ， CY14B104N
引脚配置
（续）
图3.引脚图 - 54引脚TSOP II （ X16 ）
NC
[3]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ0
DQ1
DQ2
DQ3
V
CC
V
SS
DQ4
DQ5
DQ6
DQ7
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
HSB
NC
[2]
A
17
A
16
A
15
OE
BHE
BLE
DQ15
DQ14
DQ13
DQ12
V
SS
V
CC
DQ11
DQ10
DQ9
DQ8
V
帽
A
14
A
13
A
12
A
11
A
10
NC
NC
NC
54 - TSOP II
(x16)
顶视图
(
不按比例）
引脚德网络nitions
引脚名称
A
0
– A
18
A
0
– A
17
DQ0 - DQ7
DQ0 DQ15
IO类型
输入
描述
地址输入用于选择524的一个， 288个字节的nvSRAM对于X8的配置。
地址输入用于选择的262,144个字节的nvSRAM对于X16的配置之一。
输入/输出
双向数据IO线X8配置。
用作输入或输出线视
操作。
双向数据IO线X16配置。
用作输入或输出线视
操作。
输入
输入
输入
地
写使能输入，低电平有效。
当选择低，对IO引脚上的数据被写入地址
位置锁存由CE的下降沿。
芯片使能输入，低电平有效。
当低，选择芯片。当HIGH ，取消选择的芯片。
输出使能，低电平有效。
该低电平有效OE输入使能时读取的数据输出缓冲器
周期。 IO引脚为三态上拉高OE高。
地面的装置。
必须连接到该系统的地面。
WE
CE
OE
V
SS
V
CC
HSB
电源
电源输入到该设备。
输入/输出
五金店忙（ HSB ） 。
当这种低输出表明五金店正在进行中。
当拉低外部芯片它发起的非易失性存储操作。内部弱上拉
电阻保持在该引脚为高电平，如果没有连接（连接可选）。
电源
自动存储电容。
供应电源的nvSRAM从SRAM中的功率损耗来存储数据时
到非易失性元件。
无连接
无连接。
请不要将此引脚连接到芯片。
第22页3
V
帽
NC
文件编号： 001-07102修订版* F
[+ ]反馈
初步
CY14B104L ， CY14B104N
设备操作
该CY14B104L / CY14B104N的nvSRAM是由两个
功能组件配对在相同的物理单元中。他们是
一个SRAM的存储单元和一个非易失性QuantumTrap细胞。该
SRAM存储单元作为一个标准的快速静态RAM 。数据
在SRAM中被转移到非易失性细胞（对STORE
操作） ，或从非易失性细胞到SRAM （该RECALL
操作）。使用这种独特的架构的所有单元中存储和
回忆并行。在STORE和RECALL操作
SRAM读取和写入操作被禁止。该
CY14B104L / CY14B104N支持无限的读取和写入
类似于典型的SRAM 。此外，它提供了无限的RECALL
从非易失性单元和高达200K的存储操作
操作。
为了减少不必要的非易失性存储，自动存储和
五金店操作被忽略，除非至少有一个
自最近一次存储写操作发生
或者RECALL周期。启动软件商店周期
的写操作是否已完成而不管
的地方。由系统监控HSB信号如果检测
自动存储周期正在进行中。
图4.自动存储模式
V
CC
V
帽
V
帽
V
CC
10K欧姆
SRAM读
该CY14B104L / CY14B104N执行一个读周期时CE
和OE低， WE和HSB是HIGH 。地址
引脚指定的
0-18
OR A
0-17
确定哪一个524288的
数据字节或每16位262,144字进行访问。当
读出由地址转换启动的，则输出是有效
吨的延迟之后
AA
（读周期＃1） 。如果读通过CE启动
或OE ，则输出在t有效
ACE
或者在t
美国能源部
，以较迟者为准
（读周期＃2）。数据输出一再响应地址
内T改变
AA
无需跃迁存取时间
系统蒸发散在任何控制输入引脚。这仍然有效，直到另一个
地址变更或直到CE或OE变为高电平，否则我们还是
HSB被拉低。
WE
V
CC
V
CC
V
帽
V
帽
+
-
SRAM写
写周期完成时CE和WE低，
HSB高。地址输入必须在进入之前稳定
写周期，必须保持稳定，直到CE或WE
变为高电平的周期的末尾。在共用的IO中的数据
DQ引脚
0–15
被写入到存储器中，如果该数据是有效的吨
SD
答：我们控制的写结束前或结束前
一个CE控制的写。因此建议OE保持
在整个写周期高，以避免数据总线争
共同IO线。如果OE保持低电平，内部电路关闭
输出缓冲器吨
HZWE
当我们变低。
硬件存储操作
该CY14B104L / CY14B104N提供了HSB引脚
控制和确认存储操作。使用
HSB引脚请求五金店周期。当HSB引脚
有条件驱动为低电平时， CY14B104L / CY14B104N
发起吨后STORE操作
延迟
。实际STORE周期
只有开始，如果写入SRAM发生了自上次
存储或调用周期。 HSB的销也作为一个开放
漏极驱动程序是一种内部驱动到低电平，表示忙碌
条件而STORE （通过任何手段发起的）是
进展情况。
SRAM的读写操作正在进行的时候
热备份驱动为低电平给出的时间内完成任何手段
启动之前的存储操作。经过HSB变为低电平，
在CY14B104L / CY14B104N继续SRAM的操作
t
延迟
。在t
延迟
，多个SRAM读取操作可能需要
的地方。如果一个写正在进行时HSB被拉低它
允许时间t
延迟
来完成。但是，任何的SRAM写
HSB后要求周期变为低电平被禁止，直到HSB
返回高电平。
在任何商店的操作，不管它是如何发起的，
该CY14B104L / CY14B104N继续驱动HSB销
低，释放它，只有当实体店完成。上
竣工
of
该
商店
操作时，
该
CY14B104L / CY14B104N仍然禁止，直到HSB引脚
返回高电平。离开HSB未连接，如果它不被使用。
自动存储操作
使用CY14B104L / CY14B104N将数据存储到所述的nvSRAM
以下三种存储操作之一：五金店
通过HSB激活;软件商店由一个激活地址
序列;自动存储在设备断电。该自动存储
操作QuantumTrap技术的一个独特的功能，是
默认情况下，在CY14B104L / CY14B104N启用。
在正常操作期间，该器件消耗的电流从V
CC
to
充电连接至V的电容器
帽
引脚。此存储
充电所使用的芯片来执行单个STORE操作。
如果在V的电压
CC
引脚低于V
开关
中，部分
自动断开V
帽
引脚从V
CC
。商店
启动与由V提供的功率运行
帽
电容。
图4
示出了存储电容器的正确连接
(V
帽
）自动存储操作。请参考
DC
电气特性
对于V的大小7页
帽
.
文件编号： 001-07102修订版* F
0.1
U
F
第22页4
0.1
U
F
[+ ]反馈
初步
CY14B104L ， CY14B104N
硬件RECALL （上电）
在上电期间或之后的任何低功率条件
(V
CC
＆ LT ; V
开关
） ，一个内部调出请求被锁定。当
V
CC
再次超过V的检测电压
开关
，召回
会自动启动，并采取吨
HRECALL
来完成。
软件商店
从SRAM中的数据传输到非易失性存储器，并具有
软件地址序列。该CY14B104L / CY14B104N
软件商店周期由执行顺序启动
从六个具体的地址位置CE控制的读周期
按正确的顺序。在STORE周期以前的擦除
首先，进行非易失性数据，随后的一个节目
非易失性元件。之后启动了STORE周期，进一步
输入和输出被禁止，直到周期结束。
因为一个序列的读和写来自特定地址的使用
对于STORE开始，就没有其他的读或写是很重要的
存取介入的序列中。如果有中间
读或写访问，该序列被中止，没有
存储或调用发生。
要启动的软件商店周期，下面读
序列必须被执行。
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x8FC0启动STORE周期
表1.模式选择
CE
H
L
L
L
WE
X
H
L
H
OE
X
L
X
L
该软件程序的时钟可以与CE控制
读或OE控制的读取。在第六个地址后
序列被输入时，对STORE循环开始和芯片
被禁用。使用的读周期，而不是把它写是很重要的
个周期的序列中，尽管该操作环境是没有必要
低为有效的序列。之后的T
商店
循环时间完成，
这些SRAM的读写操作再次激活。
软件RECALL
从非易失性存储器中的数据传送到与SRAM的
一个软件地址序列。软件RECALL周期
与读取操作中类似的方式顺序启动
对软件商店开始。要启动RECALL周期，
CE控制的读操作如下顺序必须
来执行。
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x4C63启动RECALL周期
在内部，召回是一个两步的过程。首先， SRAM数据
被清除，然后，将非易失性信息被转移到
SRAM单元。之后的T
召回
周期时， SRAM再次是
准备读取和写入操作。调用操作
不改变在非易失性元件的数据。
A15 - A0
X
X
X
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x8B45
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x4B46
模式
未选择
读SRAM
写入SRAM
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
自动存储
关闭
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
自动存储启用
IO
输出高Z
输出数据
输入数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
动力
待机
活跃
活跃
活跃
[4,5,6]
L
H
L
活跃
[4,5,6]
笔记
4.六个连续的地址位置必须是在列出的顺序。我们必须为高电平期间所有六个周期，使非易失性周期。
5.虽然有关于CY14B104L / CY14B104N 19条地址线，只有较低的16条线路被用于控制软件模式。
6. IO状态取决于OE的状态。所示的IO表假设OE低。
文件编号： 001-07102修订版* F
第22页5
[+ ]反馈
初步
CY14B104L/CY14B104N
4兆位（ 512K ×8 / 256K ×16 ）的nvSRAM
特征
15纳秒， 25纳秒，和45 ns访问时间
内部组织为512K ×8或256K ×16
放手自动
商店
在断电时，只有一个
小电容
商店
to
QuantumTrap
非易失性元件启动
通过软件，器件引脚或自动存储
在掉电
召回
通过软件或功率可达SRAM启动
无限的读，写和召回周期
8毫安典型I
CC
在200 ns的周期时间
200,000
商店
周期来
QuantumTrap
- 20年的数据保存
单3V + 20 ％ ， - 10％操作
商业和工业温度
FBGA和TSOP - II封装
符合RoHS标准
功能说明
赛普拉斯CY14B104L / CY14B104N是一个快速静态RAM ，
与在每个存储单元的非易失性元件。内存
组织为每个8位或16的话256K 512K字
每个位。嵌入式非易失性元件结合
QuantumTrap技术生产世界上最可靠的
非易失性存储器。该SRAM提供了无限的读，
写周期，而独立的，非易失性的数据驻留在
高度可靠的QuantumTrap细胞。从数据传输
SRAM的非易失性元件（实体店经营）
自动发生在断电。上电时，数据
从恢复到SRAM （该RECALL操作）
非易失性存储器。无论是存储和调用
操作也是在软件控制下可用。
逻辑框图
V
CC
V
帽
地址
0
- A
18
CE
OE
WE
DQ0 - DQ15
CY14B104L/CY14B104N
BHE
BLE
HSB
V
SS
赛普拉斯半导体公司
文件编号： 001-07102修订版* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年6月29日
[+ ]反馈
初步
销刀豆网络gurations
（续）
NC
[1]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ0
DQ1
DQ2
DQ3
V
CC
V
SS
DQ4
DQ5
DQ6
DQ7
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
54 - TSOP II
11
(x16)
12
13
顶视图
14
（不按比例）
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
HSB
NC
[1]
A
17
A
16
A
15
OE
BHE
BLE
DQ15
DQ14
DQ13
DQ12
V
SS
V
CC
DQ11
DQ10
DQ9
DQ8
V
帽
A
14
A
13
A
12
A
11
A
10
NC
NC
NC
CY14B104L/CY14B104N
引脚德网络nitions
引脚名称
A
0
– A
16
IO类型
输入
描述
地址输入用于选择其中的131,072字节中的nvSRAM的。
DQ0 - DQ7输入输出
双向数据IO线。
作为根据操作的输入或输出线路。
WE
CE
OE
V
SS
V
CC
HSB
输入
输入
输入
地
写使能输入，低电平有效。
当选择低，实现了数据的IO引脚被写入
由CE的下降沿锁存的地址位置。
芯片使能输入，低电平有效。
当低，选择芯片。当HIGH ，取消选择的芯片。
输出使能，低电平有效。
该低电平有效OE输入使能时读取的数据输出缓冲器
周期。 IO引脚为三态上拉高OE高。
地面的装置。
必须连接到该系统的地面。
电源
电源输入到该设备。
输入输出
五金店忙（ HSB ） 。
当这种低输出表明五金店正在进行中。当
拉低外部芯片它发起的非易失性存储操作。内部弱上拉起来
电阻保持，如果没有连接该引脚为高电平。 （连接可选）
电源
自动存储电容。
提供电源的nvSRAM在断电时，从SRAM数据存储
非易失性元件。
无连接
无连接。
请不要将此引脚连接到芯片。
V
帽
NC
文件编号： 001-07102修订版* E
第21 3
[+ ]反馈
初步
设备操作
该CY14B104L / CY14B104N的nvSRAM是由两个
功能组件配对在相同的物理单元中。他们
是一个SRAM的存储单元和一个非易失性QuantumTrap
细胞。 SRAM的存储单元作为一个标准快速静态
内存。在SRAM中的数据可以传输到非易失性
元（ STORE操作） ，或从非易失性细胞
SRAM （调用操作） 。这种独特的架构
允许所有的细胞来进行存储和回顾parallel.During的
STORE和RECALL操作SRAM的读写
操作被禁止。该CY14B104L / CY14B104N
suports无限读取和就像一个典型的SRAM.In写道：
此外，它提供了从无限RECALL操作
非易失性单元和高达200K的存储操作。
CY14B104L/CY14B104N
图1示出
存储电容器的正确连接
(V
帽
）自动存储操作。参阅直流
第8页上的电气特性V的大小
帽
.
为了减少不必要的非易失性存储，自动存储，并
五金店操作将被忽略，除非至少有一个
自最近一次写操作发生
存储或调用周期。启动软件商店周期
一个写操作是否有考虑执行
发生了。通过该系统，如果检测监控HSB信号
一个自动存储周期正在进行中。
图1.自动存储模式
V
CC
V
帽
V
CC
10K欧姆
SRAM读
该CY14B104L / CY14B104N执行一个读周期
每当CE和OE是低电平，而我们和HSB是HIGH 。
在针脚上指定的地址
0-18
/A
0-17
确定其中
在524,288个数据字节或16位262,144字的每个将
被访问。当读取由一个地址开始
转换时，输出将吨的延迟之后是有效
AA
（阅读
循环＃1） 。如果读通过CE或OE启动，输出会
是在t有效
ACE
或者在t
美国能源部
，以较迟者为准（读周期＃ 2 ） 。
数据输出将重复响应地址变更
内的T
AA
无需转换就访问时间
任何控制输入引脚，并保持有效，直到另一个
地址变更或直到CE或OE变为高电平，否则我们还是
HSB被拉低。
V
帽
WE
V
CC
V
CC
V
帽
V
帽
SRAM写
写周期完成时CE和WE都为低电平
和HSB高。地址输入之前必须是稳定的
进入写周期，必须保持稳定，直到
CE或WE变为高电平在周期的末端。在数据
通用IO引脚DQ
0–15
将被写入，如果存储器
数据是有效吨
SD
答：我们控制的写在年底前或
一个CE控制的写在年底前。建议
这OE保持高在整个写周期，以避免数据
总线争用共同的IO线。如果OE为左低，内部
电路关闭输出缓冲器吨
HZWE
当我们变低。
硬件存储操作
该CY14B104L / CY14B104N提供了HSB引脚
控制和确认存储操作。利用
在HSB引脚请求五金店周期。当
HSB引脚驱动为低电平时， CY14B104L / CY14B104N条件
倚重发起吨后STORE操作
延迟
。实际
STORE周期只有开始，如果写入SRAM发生
自上次存储或调用周期。在HSB引脚还充当
作为一个开漏驱动器的内部驱动为低电平，表示
忙碌的状态，而存储（通过任何手段发起的）是
进行中。
SRAM的读写操作都在进步
当HSB被拉低以任何方式给予时间
完成启动存储操作之前。 HSB后
变为低电平时， CY14B104L / CY14B104N继续SRAM
对于T运营
延迟
。在t
延迟
，多读SRAM
操作可能发生。如果一个写正在进行时
HSB被拉低，这将允许一个时间t
延迟
来完成。
然而，任何SRAM写入周期要求HSB去后
低将被禁止，直到返回HSB高。
在任何商店的操作，不管是怎么回事
启动的，则CY14B104L / CY14B104N继续驱动
HSB引脚为低电平，释放它，只有当实体店完成。
自动存储操作
该CY14B104L / CY14B104N将数据存储到使用的nvSRAM
1三个存储操作。这三个操作
是硬件存储由HSB激活，软件商店
由一个地址序列上的设备被激活，并自动存储
断电。自动存储操作的一大特色
QuantumTrap技术，默认情况下启用的
CY14B104L/CY14B104N.
在正常操作期间，该器件消耗的电流从V
CC
到连接至V的电容器进行充电
帽
引脚。此存储
电荷将通过该芯片可用于执行一个单一的商店
操作。如果在V的电压
CC
引脚低于V
开关
,
部分自动断开V
帽
引脚从V
CC
. A
STORE操作将通过随附的电源启动
V
帽
电容。
文件编号： 001-07102修订版* E
0.1
U
F
第21 4
0.1
U
F
[+ ]反馈
初步
在存储操作的完成
CY14B104L / CY14B104N仍然禁止，直到HSB引脚
返回高电平。离开HSB无关，如果不使用。
CY14B104L/CY14B104N
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x8FC0启动STORE周期
该软件程序的时钟可以与CE控制
读或OE控制的读取。一旦在第六地址
序列已被输入时， STORE循环开始
与芯片将被禁用。读取周期是非常重要的
和不写周期的序列中被使用，虽然这是
没有必要使OE为低电平的顺序是有效的。
的T后
商店
周期已经满足，将SRAM
再次被激活，读取和写入操作。
硬件RECALL （上电）
在上电期间或之后的任何低功率条件
(V
CC
＆ LT ; V
开关
），内部RECALL请求将被锁存。
当V
CC
再次超过V的检测电压
开关
,
召回周期将自动启动，并采取
t
HRECALL
来完成。
软件商店
从SRAM中的数据传输到非易失性存储器以
一个软件地址序列。该CY14B104L / CY14B104N
软件商店周期由执行顺序启动
从六个具体的地址位置CE控制的读周期
按正确的顺序。在商店周期的擦除
首先执行先前的非易失性数据，接着是
非易失性元素的节目。一旦STORE周期
发起进一步的输入和输出被禁止，直到循环
完成。
由于序列读取来自特定地址是
用于商店开始，重要的是，没有其它READ
或写访问干预的顺序。如果有
中间的读或写访问，顺序将
中止，并没有存储或调用发生。
要启动的软件商店周期，下面读
序列必须执行：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
软件RECALL
从非易失性存储器传送数据到SRAM
由一个软件地址序列。软件RECALL周期
与读操作的方式顺序启动
类似的软件商店开始。要启动
RECALL周期，CE的下列顺序读取控制
操作必须被执行：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x4C63启动RECALL周期
在内部，召回是一个两步的过程。首先，对SRAM
数据被清零，第二，非易失性信息是
转移到SRAM单元。之后的T
召回
周期
该SRAM将再次准备好读取和写入
操作。此次召回的操作不会改变数据
非易失性元素。
文件编号： 001-07102修订版* E
第21 5
[+ ]反馈
QQ：2880707522 复制
