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位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第1595页 > CY14B101Q1-LHXI
CY14B101Q1
CY14B101Q2
CY14B101Q3
1兆位（ 128K ×8 ）串行SPI的nvSRAM
特点
■
功能概述
该
柏
CY14B101Q1/CY14B101Q2/CY14B101Q3
结合了1兆位非易失性静态RAM与非易失性
元件中的每个存储单元。该存储器由128K
字的每个字节8位。嵌入式非易失性元件断路器中
porate的QuantumTrap技术，创造了世界上最
可靠的非易失性存储器。该SRAM提供了无限的读
和写入周期，而QuantumTrap电池提供高
可靠的非易失性数据存储。数据需要从SRAM到
非易失性单元（ STORE操作）发生
在自动关闭电源。上电时，数据恢复
从非易失性存储器（ RECALL操作）的SRAM 。
无论STORE和RECALL操作也可以通过触发
该用户。
1兆位非易失SRAM
内部组织为128K ×8
商店到QuantumTrap非易失性元件发起非盟
tomatically在关机（自动存储）或使用HSB用户
引脚（硬件存储）或SPI指令（软件商店）
召回SRAM上电时启动（上电调用）
或者通过SPI指令（软件RECALL ）
自动存储在掉电与一个小电容
高可靠性
无限的读，写和召回周期
百万STORE周期来QuantumTrap
数据保存时间：20年
高速串行外设接口（SPI ）
40 MHz的时钟速率
支持SPI模式0 （0,0）和3 （1,1）的
写保护
硬件保护利用写保护（ WP ）引脚
用写禁止指令的软件保护
1 / 4,1 / 2软件块保护，或整个阵列
低功耗
单3V + 20 ％ ， - 10％操作
平均V
CC
10 mA电流在40 MHz运行
行业标准配置
工业温度
CY14B101Q1具有相同的引脚配置以行业标
准8针NV存储器
8引脚DFN和16引脚SOIC封装
符合RoHS
■
■
CON组fi guration
特征
自动存储
软件
商店
五金
商店
CY14B101Q1
No
是的
No
CY14B101Q2
是的
是的
No
CY14B101Q3
是的
是的
是的
■
■
■
逻辑框图
量子阱
128K ×8
V
CC
V
帽
功率控制
CS
WP
SCK
HOLD
指令译码
写保护
控制逻辑
128K ×8
SRAM阵列
商店
召回
存储/调用
控制
HSB
指令
注册
A0-A16
D0-D7
地址
解码器
SI
数据I / O寄存器
SO
状态寄存器
赛普拉斯半导体公司
文件编号： 001-50091修订版* D
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2010年1月4日
CY14B101Q1
CY14B101Q2
CY14B101Q3
目录
功能................................................. .............................. 1
功能概述................................................ .......... 1
配置................................................. ..................... 1
逻辑框图............................................... 1 ...........
目录................................................. ............................. 2
引脚分配................................................. ............................... 3
设备操作................................................ ................ 4
SRAM写................................................ ................... 4
SRAM读................................................ .................. 4
存储操作................................................ 4 .........
自动存储操作................................................ ...... 5
软件商店运营.............................................. 5
五金店和HSB引脚操作................... 5
RECALL操作................................................ 5 ........
硬件回忆（上电） ......................................... 5
软件RECALL ................................................ ......... 5
禁用和启用自动存储................................. 6
串行外设接口............................................... ..6
SPI概述................................................ ................. 6
SPI模式................................................ ..................... 7
SPI工作特点............................................... 8 .......
上电................................................ ....................... 8
上电复位............................................... ............. 8
掉电................................................ .................. 8
有源电源和备用电源模式..................... 8
SPI功能说明............................................... 0.8
状态寄存器................................................ ................... 9
读状态寄存器（ RDSR ）指令..................... 9
写状态寄存器（ WRSR ）指令.................... 9
写保护和块保护........................... 10
写使能（ WREN ）指令................................ 10
写禁止（ WRDI ）指令................................ 10
块保护................................................ .......... 10
写保护（ WP ）引脚............................................ .... 11
内存访问................................................ ................ 11
阅读顺序（READ ） ............................................. 11
写操作（写） ............................................ 11
软件商店................................................ ......... 12
软件RECALL ................................................ ....... 13
自动存储禁用（ ASDISB ） ....................................... 13
自动存储使能（ ASENB ） ......................................... 13
HOLD引脚工作............................................... .... 13
最大额定值................................................ ............. 14
直流电气特性.......................................... 14
数据保留和耐力....................................... 15
电容................................................. ..................... 15
热阻................................................ .......... 15
AC测试条件............................................... ........... 15
AC开关特性......................................... 16
自动存储或通电RECALL .................................... 17
软件控制的存储和调用循环........ 18
五金店周期............................................... .... 19
品名命名........................................ 20
订购信息................................................ ........ 20
包图................................................ ............ 21
文档历史记录页............................................... ... 23
销售，解决方案和法律信息........................ 24
全球销售和设计支持......................... 24
产品................................................. ..................... 24
的PSoC解决方案................................................ .......... 24
文件编号： 001-50091修订版* D
分页： 24 2
CY14B101Q1
CY14B101Q2
CY14B101Q3
引脚配置
图1.引脚图 - 8引脚DFN
[1, 3, 2]
CS
SO
WP
GND
1
CY14B101Q1
2
顶视图
3
不按比例
4
8
7
6
5
V
CC
HOLD
SCK
SI
CS
SO
VCAP
GND
1
CY14B101Q2
2
顶视图
3
不按比例
4
8
7
6
5
VCC
HOLD
SCK
SI
图2.引脚图 - 16引脚SOIC
NC
1
2
3
4
5
6
7
8
CY14B101Q3
顶视图
不按比例
16
15
14
13
12
11
10
9
V
CC
NC
V
帽
SO
SI
SCK
CS
HSB
NC
NC
NC
WP
HOLD
NC
GND
表1.引脚定义
引脚名称
CS
SCK
SI
SO
WP
HOLD
HSB
I / O类型
输入
输入
输入
产量
输入
输入
输入/输出
描述
片选。
激活设备时拉低。驱动该引脚为高电平，器件进入低
功耗待机模式。
串行时钟。
运行速度可达最高40 MHz的。所有输入锁存的上升沿
这个时钟。输出被驱动在时钟的下降沿。
串行输入。
针对所有的SPI指令和数据输入。
串行输出。
引脚用于数据通过SPI输出。
写保护。
实现了SPI硬件写保护。
HOLD引脚。
暂停串行操作。
五金店忙：
内部弱上拉了保持该引脚拉高。如果不使用，该引脚为
左为无连接。
输出：表示的nvSRAM的忙碌状态时低。
输入：五金店由外部拉动该引脚为低电平来实现。
自动存储电容。
供应电源的nvSRAM功率损耗，从存储数据中
SRAM到非易失性元件。如果自动存储不需要时，该引脚必须保持为无连接。它
绝不能连接到GND 。
无连接：
该管脚没有连接到模具上。
地
电源（ 2.7V至3.6V ）
V
帽
电源
NC
GND
V
CC
无连接
电源
电源
笔记
1. HSB引脚是不是在8引脚DFN封装。
2. CY14B101Q1部分不具备V
帽
销，不支持自动存储。
3. CY14B101Q2部分没有WP引脚
文件编号： 001-50091修订版* D
第24 3
CY14B101Q1
CY14B101Q2
CY14B101Q3
设备操作
CY14B101Q1 / CY14B101Q2 / CY14B101Q3是1兆位的nvSRAM
存储器在每个存储器单元的非易失性元件。所有
读取和写入的nvSRAM发生到SRAM这给
的nvSRAM的独特能力来处理无限的写入到
内存。在SRAM中的数据是通过一条STORE顺序固定
其中在平行传送的数据到非易失性的量子
陷阱细胞。一个小电容（V
帽
）用于自动存储的
在非易失性SRAM单元格数据时，功率下降提供
掉电数据安全。量子阱非易失
建于可靠的SONOS技术要素进行的nvSRAM
安全数据存储的理想选择。
1兆位存储阵列组织为128K字× 8位。
该存储器可通过一个标准SPI接口进行访问
能够提供非常高的时钟频率高达40 MHz的零周期
延迟读取和写入周期。该器件支持SPI模式0
和3 （ CPOL ， CPHA = 0 ， 0， 1 ， 1 ），并作为SPI从机。
该器件通过片选引脚（ CS ）和启用
通过串行输入（ SI ）访问，串行输出（ SO ）和
串行时钟（ SCK ）引脚。
该器件提供该功能的硬件和软件写
分别通过保护WP引脚和WRDI指令
伴随着块写保护（1/4 ， 1/2或全机制
阵列）采用BP0和BP1引脚的状态寄存器。另外，在
HOLD引脚可被用来暂停任何串行通信
无需复位串行序列。
CY14B101Q1 / CY14B101Q2 / CY14B101Q3使用标准
SPI操作码的内存访问。除了一般的SPI
有关说明，读，写，它提供了四个特殊
指令，使得能够访问4的nvSRAM特定
功能：存储，调用，自动存储禁用（ ASDISB ） ，和
自动存储使能（ ASENB ） 。
SPI的nvSRAM超过串行EEPROM的主要好处是，
所有读取和写入时的nvSRAM的速度执行
SPI总线与零延迟。因此，之后，无需等待时间
任何内存访问。在存储和调用
操作需要一定的时间才能完成，所有的内存访问
在这段时间内被抑制。虽然存储或调用
操作进行中，该装置的占线状态指示
由五金店忙（ HSB ）引脚，也反映在
状态寄存器的RDY位。
该设备在三个不同的引脚配置，可用的
使用户能够选择其适合于最好在其应用程序的一部分
阳离子
.
该功能简要列出
表2中。
表2.功能摘要
特征
WP
V
帽
HSB
自动存储
上电
召回
五金
商店
软件
商店
CY14B101Q1
是的
No
No
No
是的
No
是的
CY14B101Q2
No
是的
No
是的
是的
No
是的
CY14B101Q3
是的
是的
是的
是的
是的
是的
是的
SRAM写
所有写入的nvSRAM是开展了对SRAM和不
使用最多的非易失性存储器中的任何的读写周期。这
允许用户执行无限写操作。写周期
通过SPI写指令执行。在写
指令通过的nvSRAM的SI引脚发出
由写操作码， 3字节的地址，以及一个
数据字节。写的nvSRAM是做在SPI总线速度为零
周期的延时。
该设备允许突发模式写入到通过执行
SPI 。这使得在连续的地址写操作
而不会发出新的写指令。当最后一个地址
在内存达到，地址翻转为0x0000和
设备会继续写。
SPI的写周期序列，在记忆中明确定义
的SPI协议说明访问部分。
SRAM读
一个读周期在SPI总线速度进行的数据是
读出具有零循环延迟后READ指令是
进行。 READ指令是通过SI引脚发出
所述的nvSRAM和由读操作码和3个字节的
地址。该数据通过SO引脚读出。
该设备允许连拍模式读取，通过执行
SPI 。这使得在读取连续的地址不
发出新的READ指令。当在最后一个地址
达到在突发模式读取内存地址翻转到
为0x0000和设备继续阅读。
在SPI读周期序列，在记忆中明确定义
的SPI协议说明访问部分。
存储操作
STORE操作从SRAM到传输数据
非易失性量子阱细胞。该设备将数据存储到
使用三种STORE操作的一个非易失性单元：
自动存储，在设备断电激活;软件商店，
由于SPI一条STORE指令活化五金店，
由HSB激活。在商店周期，的擦除
首先执行先前的非易失性数据，接着是
非易失性元素的节目。经过STORE周期
发起进一步的输入和输出被禁止，直到循环
完成。
该HSB信号或状态的RDY位寄存器可
由系统监控以检测一条STORE周期是在
进展情况。的nvSRAM的繁忙状态由HSB是表示
拉低或RDY位被设置为“1” 。以避免不必要的
非易失性存储，自动存储和硬件存储操作
系统蒸发散被忽略，除非至少有一个写操作已
把自最近一次存储或调用周期。软件
是否一个发起STORE周期无论执行
写操作已经发生。
文件编号： 001-50091修订版* D
第24 4
CY14B101Q1
CY14B101Q2
CY14B101Q3
自动存储操作
该自动存储操作的nvSRAM的独特功能，
自动存储在SRAM中的数据QuantumTrap
断电。这家店的机制是使用实现
电容（V
帽
） ，使设备安全地存储
在非易失性存储器中的数据时的功率下降。
在正常操作期间，该器件消耗的电流从V
CC
to
充电连接至V的电容器
帽
引脚。当
电压在V
CC
引脚低于V
开关
在断电，
该设备禁止所有内存存取的nvSRAM和
自动执行使用条件STORE操作
从V充电
帽
电容。所述自动存储操作不
如果开始没有写周期已经从去年RECALL执行。
记
如果电容器没有连接到V
帽
针，自动存储必备
通过发出自动存储禁用指令被禁用
在指定的
自动存储禁用（ ASDISB ）
第13页如果
自动存储而没有对V电容器启用
帽
销，所述设备
尝试没有足够的电荷的自动存储操作
完成存储。这可能会存储在腐败的nvSRAM中的数据
和状态寄存器。在这种情况下， WRSR指令需要被
发出更新的非易失性位BP0 ， BP1 ， WPEN恢复
正常功能。
在断电时，存储器访问后抑制
在V电压
CC
引脚低于V
开关
。为了避免无意的
写操作，它必须确保CS不离开之前，该浮动
事件。因此，在电源关闭该设备必须是
取消和CS必须被允许跟随V
CC
.
科幻gure 3
示出了存储电容器的正确连接
(V
帽
）的自动存储操作。请参阅
直流电气字符
开创性意义
对于V的尺寸14页
帽
.
记
CY14B101Q1不支持自动存储操作。该
用户必须通过使用SPI进行软件商店运营
STORE指令，以确保数据的安全。
经STORE操作完成时，保持的nvSRAM
被禁止，直到HSB引脚为高电平。离开HSB引脚
未连接的，如果不使用。
记
CY14B101Q1 / CY14B101Q2不具有HSB引脚。 RDY位
SPI状态寄存器可以被探测，以确定就绪
或NVSRAM的忙碌状态
图3.自动存储模式
V
CC
0.1uF
10kOhm
V
CC
CS
V
帽
V
帽
V
SS
RECALL操作
召回的操作将存储在非易失性数据
量子阱元件到SRAM中。召回可能
有两种方式启动：硬件还记得，在上电时启动;
和软件RECALL ，由SPI RECALL指令启动。
在内部，召回是一个两步的过程。首先，对SRAM
数据被清除。接着，非易失性的信息被传
入SRAM单元。所有的内存访问被禁止而
RECALL周期正在进行中。调用操作不
改变在非易失性元件的数据。
软件商店运营
软件商店使得用户能够触发STORE操作
通过一个特殊的SPI指令。启动此操作
无论写已经从去年NV执行
操作。
商店周期需要吨
商店
来完成，在此期间所有的
内存存取的nvSRAM被禁止。的RDY位
状态寄存器或HSB引脚可被查询，以查找就绪
或者该NVSRAM的忙碌状态。之后的T
商店
周期时间是
完成后， SRAM是用于读取和写入再次激活
操作。
硬件RECALL （上电）
在上电期间，当V
CC
十字V
开关
中，自动
RECALL顺序启动其传输的内容
非易失性存储器上的SRAM中。这些数据将以前
已经被存储在非易失性存储器通过一条STORE
序列。
上电RECALL周期为吨
FA
时间来完成，
在这段时间内的存储器访问被禁止。 HSB引脚可
用于检测所述装置的准备就绪状态。用户
五金店和HSB引脚操作
HSB的销在CY14B101Q3用于控制和
确认存储操作。如果没有存储或调用是
进度，该引脚可用于请求五金店
周期。当HSB引脚被有条件地驱动为低电平，的nvSRAM
发起吨后STORE操作
延迟
持续时间。实际
STORE周期开始只有一个写入SRAM已
自上次存储或调用循环中执行。读取和
写入到存储器中被禁止在t
商店
持续时间或长
作为HSB引脚为低电平。
在HSB引脚还充当开漏驱动器是内部
驱动为低电平，表示忙碌的状态下，当一个STORE周期
（通过任何方式启动），上电召回正在进行中。
文件编号： 001-50091修订版* D
软件RECALL
软件RECALL使用户能够启动召回
操作，以恢复非易失性存储器中的内容上的
SRAM 。通过使用SPI颁发的软件RECALL
指令召回。
软件RECALL需要吨
召回
在此期间，所有完成
内存存取的nvSRAM被禁止。控制器必须
提供足够的延时为RECALL操作完成
之前发出任何内存访问指令。
第24个5
初步
CY14B101Q1
CY14B101Q2
CY14B101Q3
1兆位（ 128K ×8 ）串行SPI的nvSRAM
特点
■
■
1兆位非易失SRAM
内部组织为128K ×8
商店到QuantumTrap开始自动非易失性元素
matically在断电（自动存储）或使用HSB用户
引脚（硬件存储）或SPI指令（软件商店）
召回SRAM上电时启动（上电调用）
或者通过SPI指令（软件RECALL ）
自动存储在掉电与一个小电容
高可靠性
无限的读，写和RECALLl周期
200000 STORE周期来QuantumTrap
数据保存时间：20年
高速串行外设接口（SPI ）
40 MHz的时钟速率
支持SPI模式0 （0,0）和3 （1,1）的
写保护
硬件保护利用写保护（ WP ）引脚
用写禁止指令的软件保护
1 / 4,1 / 2软件块保护，或整个阵列
低功耗
单3V + 20 ％ ， - 10％操作
平均V
CC
10 mA电流在40 MHz运行
行业标准配置
商用和工业温度
CY14B101Q1具有相同的引脚配置以行业标
准8针NV存储器
8引脚DFN和16引脚SOIC封装
符合RoHS
■
■
功能概述
该
柏
CY14B101Q1/CY14B101Q2/CY14B101Q3
结合了1兆位非易失性静态RAM与非易失性
元件中的每个存储单元。该存储器由128K
字的每个字节8位。嵌入式非易失性元件断路器中
porate的QuantumTrap技术，创造了世界上最
可靠的非易失性存储器。该SRAM提供了无限的读
和写入周期，而QuantumTrap电池提供高
可靠的非易失性数据存储。数据需要从SRAM到
非易失性单元（ STORE操作）发生
在自动关闭电源。上电时，数据恢复
从非易失性存储器（ RECALL操作）的SRAM 。
无论STORE和RECALL操作也可以通过触发
该用户。
■
■
逻辑框图
V
CC
V
帽
CS
WP
SCK
HOLD
指令译码
写保护
控制逻辑
128K ×8
量子阱
128K ×8
功率控制
SRAM阵列
商店
召回
存储/调用
控制
HSB
指令
注册
A0-A16
D0-D7
地址
解码器
SI
数据I / O寄存器
SO
状态寄存器
赛普拉斯半导体公司
文件编号： 001-50091修订版* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2009年7月2日
[+ ]反馈
初步
CY14B101Q1
CY14B101Q2
CY14B101Q3
引脚配置
图1.引脚图 - 8引脚DFN
[1, 3, 2]
CS
SO
WP
GND
1
CY14B101Q1
2
顶视图
3
不按比例
4
8
7
6
5
V
CC
HOLD
SCK
SI
CS
SO
VCAP
GND
1
CY14B101Q2
2
顶视图
3
不按比例
4
8
7
6
5
VCC
HOLD
SCK
SI
图2.引脚图 - 16引脚SOIC
NC
1
2
3
4
5
6
7
8
CY14B101Q3
顶视图
不按比例
16
15
14
13
12
11
10
9
V
CC
NC
V
帽
SO
SI
SCK
CS
HSB
NC
NC
NC
WP
HOLD
NC
GND
表1.引脚定义
引脚名称
CS
SCK
SI
SO
WP
HOLD
HSB
I / O类型
输入
输入
输入
产量
输入
输入
输入/输出
描述
片选。
激活设备时拉低。驱动该引脚为高电平，器件进入低
功耗待机模式。
串行时钟。
运行速度可达最高40 MHz的。所有输入锁存在此上升沿
时钟。输出被驱动在时钟的下降沿。
串行输入。
针对所有的SPI指令和数据输入。
串行输出。
引脚用于数据通过SPI输出。
写保护。
实现了SPI硬件写保护。
HOLD引脚。
暂停串行操作。
五金店忙：
内部弱上拉了保持该引脚拉高。如果不使用，该引脚为
左为无连接。
输出：表示的nvSRAM的忙碌状态时低。
输入：五金店由外部拉动该引脚为低电平来实现。
自动存储电容。
供应电源的nvSRAM功率损耗，从存储数据中
SRAM到非易失性元件。如果自动存储不需要时，该引脚必须保持为无连接。它
绝不能连接到GND 。
无连接：
该管脚没有连接到模具上。
地
电源（ 2.7 3.6V ）
V
帽
电源
NC
GND
V
CC
无连接
电源
电源
笔记
1. HSB引脚是不是在8引脚DFN封装。
2. CY14B101Q1部分不具备V
帽
销，不支持自动存储。
3. CY14B101Q2部分没有WP引脚
文件编号： 001-50091修订版* B
第22页2
[+ ]反馈
初步
CY14B101Q1
CY14B101Q2
CY14B101Q3
设备操作
CY14B101Q1 / CY14B101Q2 / CY14B101Q3是1兆位的nvSRAM
存储器在每个存储器单元的非易失性元件。所有
读取和写入的nvSRAM发生到SRAM这给
的nvSRAM的独特能力来处理无限的写入到
内存。在SRAM中的数据是通过一条STORE顺序固定
其中在平行传送的数据到非易失性的量子
陷阱细胞。一个小电容（V
帽
）用于自动存储的
在非易失性SRAM单元格数据时，功率下降提供
掉电数据安全。量子阱非易失
建于可靠的SONOS技术要素进行的nvSRAM
安全数据存储的理想选择。
1兆位存储阵列组织为128K字× 8位。
该存储器可通过一个标准SPI接口进行访问
能够提供非常高的时钟频率高达40 MHz的零周期
延迟读取和写入周期。该器件支持SPI模式0
和3 （ CPOL ， CPHA = 0 ， 0， 1 ， 1 ），并作为SPI从机。
该器件通过片选引脚（ CS ）和启用
通过串行输入（ SI ）访问，串行输出（ SO ）和
串行时钟（ SCK ）引脚。
该器件提供该功能的硬件和软件写
分别通过保护WP引脚和WRDI指令
伴随着块写保护（1/4 ， 1/2或全机制
阵列）采用BP0和BP1引脚的状态寄存器。另外，在
HOLD引脚可被用来暂停任何串行通信
无需复位串行序列。
CY14B101Q1 / CY14B101Q2 / CY14B101Q3使用标准
SPI操作码的内存访问。除了一般的SPI
有关说明，读，写，它提供了四个特殊
指令，使得能够访问4的nvSRAM特定
功能：存储，调用，自动存储禁用（ ASDISB ） ，和
自动存储使能（ ASENB ） 。
SPI的nvSRAM超过串行EEPROM的主要好处是，
所有读取和写入时的nvSRAM的速度执行
SPI总线与零延迟。因此，之后，无需等待时间
任何内存访问。在存储和调用
操作需要一定的时间才能完成，所有的内存访问
在这段时间内被抑制。虽然存储或调用
操作进行中，该装置的占线状态指示
由五金店忙（ HSB ）引脚，也反映在
状态寄存器的RDY位。
该设备在三个不同的引脚配置，可用的
使用户能够选择其适合于最好在其应用程序的一部分
阳离子
.
该功能简要列出
表2中。
表2.功能摘要
特征
WP
V
帽
HSB
自动存储
上电
召回
五金
商店
软件
商店
CY14B101Q1
是的
No
No
No
是的
No
是的
CY14B101Q2
No
是的
No
是的
是的
No
是的
CY14B101Q3
是的
是的
是的
是的
是的
是的
是的
SRAM写
所有写入的nvSRAM是开展了对SRAM和不
使用最多的非易失性存储器中的任何的读写周期。这
允许用户执行无限写操作。写周期
通过SPI写指令执行。在写
指令通过的nvSRAM的SI引脚发出
由写操作码， 3字节的地址，以及一个
数据字节。写的nvSRAM是做在SPI总线速度为零
周期的延时。
该设备允许突发模式写入到通过执行
SPI 。这使得在连续的地址写操作
而不会发出新的写指令。当最后一个地址
在内存达到，地址翻转为0x0000和
设备会继续写。
SPI的写周期序列，在记忆中明确定义
的SPI协议说明访问部分。
SRAM读
一个读周期在SPI总线速度进行的数据是
读出具有零循环延迟后READ指令是
进行。 READ指令是通过SI引脚发出
所述的nvSRAM和由读操作码和3个字节的
地址。该数据通过SO引脚读出。
该设备允许连拍模式读取，通过执行
SPI 。这使得在读取连续的地址不
发出新的READ指令。当在最后一个地址
达到在突发模式读取内存地址翻转到
为0x0000和设备继续阅读。
在SPI读周期序列，在记忆中明确定义
的SPI协议说明访问部分。
存储操作
STORE操作从SRAM到传输数据
非易失性量子阱细胞。该设备将数据存储到
使用三种STORE操作的一个非易失性单元：
自动存储，在设备断电激活;软件商店，
由于SPI一条STORE指令活化五金店，
由HSB激活。在商店周期，的擦除
首先执行先前的非易失性数据，接着是
非易失性元素的节目。经过STORE周期
发起进一步的输入和输出被禁止，直到循环
完成。
该HSB信号或状态的RDY位寄存器可
由系统监控以检测一条STORE周期是在
进展情况。的nvSRAM的繁忙状态由HSB是表示
拉低或RDY位被设置为“1” 。以避免不必要的
非易失性存储，自动存储和硬件存储操作
系统蒸发散被忽略，除非至少有一个写操作已
把自最近一次存储或调用周期。软件
是否一个发起STORE周期无论执行
写操作已经发生。
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初步
CY14B101Q1
CY14B101Q2
CY14B101Q3
自动存储操作
该自动存储操作的nvSRAM的独特功能，
自动存储在SRAM中的数据QuantumTrap
断电。这家店的机制是使用实现
电容（V
帽
） ，使设备安全地存储
在非易失性存储器中的数据时的功率下降。
在正常操作期间，该器件消耗的电流从V
CC
to
充电连接至V的电容器
帽
引脚。当
电压在V
CC
引脚低于V
开关
在断电，
该设备禁止所有内存存取的nvSRAM和
自动执行使用条件STORE操作
从V充电
帽
电容。所述自动存储操作不
如果开始没有写周期已经从去年RECALL执行。
记
如果电容器没有连接到V
帽
针，自动存储必备
通过发出自动存储禁用指令被禁用
在指定的
自动存储禁用（ ASDISB ）
第12页如果
自动存储而没有对V电容器启用
帽
销，所述设备
将尝试在自动存储操作没有足够的电荷
完成存储。这可能会存储在腐败的nvSRAM中的数据
和状态寄存器。在这种情况下， WRSR指令需要被
发出来更新所述非易失性位BP0 ，BP1 WPEN到
恢复正常的功能。
在断电时，存储器访问后抑制
在V电压
CC
引脚低于V
开关
。为了避免无意的
写操作，它必须确保CS不离开之前，该浮动
事件。因此，在电源关闭该设备必须是
取消和CS必须被允许跟随V
CC
.
科幻gure 3
示出了存储电容器的正确连接
(V
帽
）的自动存储操作。请参阅
直流电气字符
开创性意义
对于V的尺寸第13页
帽
.
记
CY14B101Q1不支持自动存储操作。该
用户必须通过使用SPI进行软件商店运营
STORE指令，以确保数据的安全。
在HSB引脚还充当开漏驱动器是内部
驱动为低电平，表示忙碌的状态下，当一个STORE周期
（通过任何方式启动），上电召回正在进行中。
经STORE操作完成时，保持的nvSRAM
被禁止，直到HSB引脚为高电平。离开HSB引脚
未连接的，如果不使用。
记
CY14B101Q1 / CY14B101Q2不具有HSB引脚。 RDY位
SPI状态寄存器可以被探测，以确定就绪
或NVSRAM的忙碌状态
图3.自动存储模式
VCC
0.1uF
10kOhm
VCC
CS
V
帽
V
SS
V
帽
RECALL操作
召回的操作将存储在非易失性数据
量子阱元件到SRAM中。召回可能
有两种方式启动：硬件还记得，在上电时启动;
和软件RECALL ，由SPI RECALL指令启动。
在内部，召回是一个两步的过程。首先，对SRAM
数据被清除。接着，非易失性的信息被传
入SRAM单元。所有的内存访问被禁止而
RECALL周期正在进行中。调用操作不
改变在非易失性元件的数据。
软件商店运营
软件商店使得用户能够触发STORE操作
通过一个特殊的SPI指令。启动此操作
无论写已经从去年NV执行
操作。
商店周期需要吨
商店
来完成，在此期间所有的
内存存取的nvSRAM被禁止。的RDY位
状态寄存器或HSB引脚可被查询，以查找就绪
或者该NVSRAM的忙碌状态。之后的T
商店
周期时间是
完成后， SRAM是用于读取和写入再次激活
操作。
硬件RECALL （上电）
在上电期间，当V
CC
十字V
开关
中，自动
RECALL顺序启动其传输的内容
非易失性存储器上的SRAM中。这些数据将以前
已经被存储在非易失性存储器通过一条STORE
序列。
上电RECALL周期为吨
FA
时间来完成，
在这段时间内的存储器访问被禁止。 HSB引脚可
用于检测所述装置的准备就绪状态。用户
五金店和HSB引脚操作
HSB的销在CY14B101Q3用于控制和
确认存储操作。如果没有存储或调用是
进度，该引脚可用于请求五金店
周期。当HSB引脚被有条件地驱动为低电平，的nvSRAM
发起吨后STORE操作
延迟
持续时间。实际
STORE周期开始只有一个写入SRAM已
自上次存储或调用循环中执行。读取和
写入到存储器中被禁止在t
商店
持续时间或长
作为HSB引脚为低电平。
软件RECALL
软件RECALL使用户能够启动召回
操作，以恢复非易失性存储器中的内容上的
SRAM 。通过使用SPI颁发的软件RECALL
指令召回。
软件RECALL需要吨
召回
在此期间，所有完成
内存存取的nvSRAM被禁止。控制器必须
提供足够的延时为RECALL操作完成
之前发出任何内存访问指令。
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初步
CY14B101Q1
CY14B101Q2
CY14B101Q3
禁用和启用自动存储
如果该应用程序不要求自动存储功能，就可以
通过使用ASDISB指令被禁用。如果这样做，则
的nvSRAM不掉电时执行STORE操作。
自动存储可被重新启用通过使用ASENB指令。
然而，这些操作是不挥发，并且如果用户
需要此设置生存动力循环，存储操作
必须下自动存储禁用或启用执行
操作。
记
CY14B101Q2 / CY14B101Q3已自动存储从已启用
该工厂。在CY14B101Q1 ，V
帽
销不存在，并且
自动存储选项不可用。该自动存储启用和
到CY14B101Q1禁用指令被忽略。
记
如果自动存储被禁用，并且V
帽
不是必需的，离开它
开。 V
帽
脚绝不能连接到GND 。上电
RECALL操作不能在任何情况下被禁用。
片选（ CS ）
选择任何从机，主机需要拉下
相应的CS引脚。任何指令都可以颁发给
从器件仅在CS引脚为低电平。当该装置是
没有选择，通过SI引脚的数据被忽略，串行
输出引脚（SO ）保持在高阻抗状态。
记
新的指令必须以芯片的下降沿
选择（ CS ） 。因此，只有一个操作码可以为每个发出
活跃的片选周期。
串行时钟（ SCK ）
串行时钟由SPI主机和通讯产生
阳离子与此时钟同步后， CS变低。
CY14B101Q1 / CY14B101Q2 / CY14B101Q3使SPI模式
0和3的数据通信。在这两个模式下，输入
在SCK的上升沿被锁存由从设备和
输出的下降沿发出。因此，第一上升
SCK的边缘表示第一位（MSB）的SPI的到来
指令SI引脚上。此外，所有的数据输入和输出
与SCK同步。
数据传输 - SI和SO
SPI数据总线由两条线组成， SI和SO ，串行数据
通信。该SI也被称为MOSI （主出
从机）和SO被称为MISO （主入从出） 。
到从主机发出指令，通过SI引脚，
而从通过响应SO引脚。多个从
设备可以共享SI和如前所述的SO行。
最显著位（MSB）
SPI协议规定，要被发送的第一个位是
最有效位（MSB ） 。这都是有效的地址和
数据传输。
在1兆比特的串行的nvSRAM需要3个字节的地址对任何读
或写操作。然而，由于实际地址是唯一的17
位，它意味着第一7位，它们被送到中被忽略
通过该设备。虽然这7位是“无关” ，
赛普拉斯建议，这些位被视为0 ，使
无缝过渡到更高的存储密度。
串行操作码
之后，从设备选择与CS变低，第一
接收到的字节被当作操作码为预定的操作。
CY14B101Q1 / CY14B101Q2 / CY14B101Q3使用标准
操作码的内存访问。除了存储器
访问，它提供了额外的操作码为的nvSRAM
具体功能：存储，调用，自动存储启用，
自动存储禁用。请参阅
表3
有关详细信息，第7页。
无效的操作码
如果接收到一个无效的操作码，操作码被忽略，
设备将忽略SI引脚上的任何额外的串行数据，直到下一个
CS的下降沿和SO引脚保持三态。
状态寄存器
CY14B101Q1 / CY14B101Q2 / CY14B101Q3具有一个8位的状态
注册。在状态寄存器中的位被用于配置
SPI总线。这些位被描述在
表5
第8页。
串行外设接口
SPI概述
SPI是带片选（ CS ），一个四针接口，串行输入
（ SI ） ，串行输出（ SO ）和串行时钟（ SCK ）引脚。
CY14B101Q1 / CY14B101Q2 / CY14B101Q3提供串行
通过SPI接口访问的nvSRAM 。在此SPI总线
设备运行速度可高达运行到40MHz
SPI是一个同步串行接口，它使用的时钟和
数据引脚的存储器访问，并支持在多台设备
数据总线。在SPI总线上的器件使用片选启动
引脚。
芯片选择，时钟和数据之间的关系所决定
由SPI模式。该器件支持SPI模式0和3。
这两种模式下，数据被移入的nvSRAM的上升沿
在SCK的第一个上升沿开始后， CS变为有效。
SPI协议是由操作码控制。这些操作码
指定从总线主机的命令，从设备。
后CS被激活从总线传输的第一个字节
主人是操作码。下面的操作码，任何地址和
然后数据被传送。在CS必须经过一个变为无效
操作完成之前，可以发出一个新的操作码。
在SPI协议中使用的常用术语如下：
SPI主
SPI主设备控制SPI总线上的操作。一
SPI总线只能有一个主站与一个或多个从
设备。所有的奴隶共享同一个SPI总线和主
可以选择任何使用片选引脚从设备。
所有的操作都必须由主机激活一个被启动
拉动从低的CS引脚从设备。主
也产生串行时钟（ SCK ）和所有的数据传输
对SI和SO行的使命与此时钟同步。
SPI从机
SPI从机由主机通过芯片启动
选择线。从器件得到串行时钟（ SCK）为
从SPI主机和所有的通信输入是同步的
认列与此时钟。 SPI从不会启动一个通信
在SPI总线和行为上从主指令。
CY14B101Q1 / CY14B101Q2 / CY14B101Q3作为一个SPI
从机，可与其它SPI从器件共享SPI总线。
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