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位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第922页 > CY14B101LA-ZS25XI
CY14B101LA
CY14B101NA
1兆位（ 128千× 8/64 K＆times 16 ）的nvSRAM
1兆位（ 128千× 8/64 K＆times 16 ）的nvSRAM
特点
■
■
■
■
■
■
■
■
■
■
■
20纳秒， 25纳秒，和45 ns访问时间
内部组织为128千× 8 （ CY14B101LA ） ，或一个64 K × 16
(CY14B101NA)
只有一小关就断电自动STORE手
电容
STORE到QuantumTrap发起的非易失性元件
软件，器件引脚或自动存储在掉电
召回SRAM通过软件或上电启动
无限的读，写和召回周期
百万STORE周期来QuantumTrap
20年的数据保存
单3 V + 20 ％到-10 ％操作
工业温度
■
套餐
32引脚小外形集成电路（ SOIC ）
44- / 54引脚薄型小尺寸封装（ TSOP ）II型
48引脚小外形封装（ SSOP ）
48球细间距球栅阵列（ FBGA ）
无铅和有害物质限制指令（RoHS ）
柔顺
功能说明
赛普拉斯CY14B101LA / CY14B101NA是一个快速静态RAM
（SRAM），与在每个存储单元的非易失性元件。该
存储器由128千字节为8位或每64 K字
的每个16比特。嵌入式非易失性元件结合
QuantumTrap技术，生产世界上最可靠的
非易失性存储器。该SRAM提供了无限的读写
周期，而独立的非易失性数据驻留在高度
可靠QuantumTrap细胞。从SRAM的数据传输
非易失性元件（实体店经营）发生
自动在电源关闭。上电时，数据被恢复到
从非易失性存储器SRAM中（该RECALL操作）。
无论是STORE和RECALL操作也可
在软件控制下。
逻辑框图
[1, 2, 3]
A
5
A
6
A
7
A
8
A
9
A
12
A
13
A
14
A
15
A
16
R
O
W
D
E
C
O
D
E
R
Quatrum陷阱
1024 X 1024
商店
召回
静态RAM
ARRAY
1024 X 1024
存储/调用
控制
HSB
V
CC
V
帽
动力
控制
软件
检测
A
14
- A
2
DQ
0
DQ
1
DQ
2
DQ
3
DQ
4
DQ
5
DQ
6
DQ
7
DQ
8
DQ
9
DQ
10
DQ
11
DQ
12
DQ
13
DQ
14
DQ
15
A
0
A
1
A
2
A
3
A
4
A
10
A
11
CE
BLE
I
N
P
U
T
B
U
F
F
E
R
S
列I / O
COLUMN DEC
OE
WE
BHE
笔记
1.地址
0
–A
16
为× 8配置和地址
0
–A
15
对于× 16的配置。
2.数据DQ
0
-DQ
7
为× 8配置和数据DQ
0
-DQ
15
对于× 16的配置。
3. BHE和BLE适用于只× 16的配置。
赛普拉斯半导体公司
文件编号： 001-42879修订版* L
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年7月14日
[+ ]反馈
CY14B101LA
CY14B101NA
目录
引脚分配................................................. ............................. 3
引脚定义................................................ .................. 5
设备操作................................................ .............. 6
SRAM读................................................ ....................... 6
SRAM写................................................ ....................... 6
自动存储操作................................................ 6 ........
硬件存储操作............................................ 6
硬件RECALL （电） ........................................ 7
软件商店................................................ ............... 7
软件RECALL ................................................ ............. 7
防止自动存储................................................ 8 .......
数据保护................................................ ................. 8
噪声考虑................................................ 8 .......
................................................最佳实践................... 9
最大额定值................................................ ........... 10
经营范围................................................ ............. 10
直流电气特性........................................ 10
数据保留和耐力..................................... 11
电容................................................. ................... 11
热阻................................................ ........ 11
AC测试负载............................................... ................. 11
AC测试条件............................................... ......... 11
AC开关特性....................................... 12
SRAM读周期............................................... ..... 12
SRAM写周期............................................... ...... 12
开关波形................................................ .... 12
自动存储/上电RECALL ....................................... 15
开关波形................................................ .... 15
软件控制的存储/调用循环................ 16
开关波形................................................ .... 16
五金店周期............................................... .. 17
开关波形................................................ .... 17
真值表SRAM操作................................ 18
订购信息................................................ ...... 19
订购代码定义......................................... 20
包图................................................ .......... 21
与缩略语................................................. ....................... 25
文档约定............................................. 25
计量单位............................................... ........ 25
文档历史记录页............................................... .. 26
销售，解决方案和法律信息...................... 28
全球销售和设计支持....................... 28
产品................................................. ................... 28
的PSoC解决方案................................................ ......... 28
文件编号： 001-42879修订版* L
第28 2
[+ ]反馈
CY14B101LA
CY14B101NA
引脚配置
图1.引脚图 - 44引脚TSOP II
NC
[7]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
V
CC
V
SS
DQ
2
DQ
3
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
HSB
NC
[6]
NC
[5]
NC
[4]
NC
A
16
A
15
OE
DQ
7
DQ
6
V
SS
V
CC
DQ
5
DQ
4
V
帽
A
14
A
13
A
12
A
11
A
10
NC
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
DQ
2
DQ
3
V
CC
V
SS
DQ
4
DQ
5
DQ
6
DQ
7
WE
A
5
A
6
A
7
A
8
A
9
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
NC
[5]
[4]
NC
A
15
OE
BHE
BLE
DQ
15
DQ
14
DQ
13
DQ
12
V
SS
V
CC
DQ
11
DQ
10
DQ
9
DQ
8
V
帽
A
14
A
13
A
12
A
11
A
10
44引脚TSOP II
(× 8)
44引脚TSOP II
(× 16)
[8]
顶视图
（不按比例）
顶视图
（不按比例）
图2.引脚图 - 48引脚SSOP和32引脚SOIC
V
帽
A
16
A
14
A
12
A
7
A
6
A
5
NC
A
4
NC
NC
NC
V
SS
NC
NC
DQ0
A
3
A
2
A
1
A
0
DQ1
DQ2
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
V
CC
A
15
HSB
WE
A
13
A
8
A
9
NC
A
11
NC
NC
NC
V
SS
NC
NC
DQ6
OE
A
10
CE
DQ7
DQ5
DQ4
DQ3
V
CC
48引脚SSOP
(×8)
32引脚SOIC
顶视图
（不按比例）
(×8)
(x8)
顶视图
（不按比例）
笔记
4.地址扩展的2 - Mbit的。 NC引脚未连接到死。
5.地址扩展为4兆。 NC引脚未连接到死。
6.地址扩展为8兆。 NC引脚未连接到死。
7.地址扩展16 - Mbit的。 NC引脚未连接到死。
8. HSB引脚是不是在44引脚TSOP II （ × 16 ）封装。
文件编号： 001-42879修订版* L
第28 3
[+ ]反馈
CY14B101LA
CY14B101NA
引脚配置
（续）
图3. 48球FBGA封装和54引脚TSOP II
48-FBGA
(x8)
顶视图
（不按比例）
1
NC
NC
DQ
0
V
SS
V
CC
DQ
3
NC
2
OE
NC
NC
DQ
1
DQ
2
NC
HSB
3
A
0
A
3
A
5
[9]
NC
4
A
1
A
4
A
6
A
7
A
16
A
15
A
13
A
10
5
A
2
CE
NC
DQ
5
DQ
6
NC
WE
A
11
6
NC
NC
DQ
4
V
CC
V
SS
DQ
7
NC
NC
[11]
A
B
C
D
E
F
G
H
NC
[12]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
DQ
2
DQ
3
V
CC
V
SS
DQ
4
DQ
5
DQ
6
DQ
7
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
NC
V
帽
A
14
A
12
A
9
[10]
A
8
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
54 - TSOP II
(x16)
顶视图
(
不按比例）
HSB
NC
[11]
[10]
NC
[9]
NC
A
15
OE
BHE
BLE
DQ
15
DQ
14
DQ
13
DQ
12
V
SS
V
CC
DQ
11
DQ
10
DQ
9
DQ
8
V
帽
A
14
A
13
A
12
A
11
A
10
NC
NC
NC
笔记
9.地址扩展的2 - Mbit的。 NC引脚未连接到死。
10.地址扩展为4兆。 NC引脚未连接到死。
11.地址扩展为8兆。 NC引脚未连接到死。
12.地址扩展为16兆位。 NC引脚未连接到死。
文件编号： 001-42879修订版* L
第28 4
[+ ]反馈
CY14B101LA
CY14B101NA
引脚德网络nitions
引脚名称
A
0
–A
16
A
0
–A
15
DQ
0
-DQ
7
DQ
0
-DQ
15
WE
CE
OE
BHE
BLE
V
SS
V
CC
HSB
[13]
I / O类型
输入
输入/输出
输入
输入
输入
输入
输入
地
描述
地址输入。用于选择的131,072字节的nvSRAM为× 8配置之一。
地址输入。用于选择65536字的nvSRAM为×16配置的一个。
双向数据I /为× 8配置O线。作为根据操作的输入或输出线路。
双向数据I / O线× 16的配置。作为根据操作的输入或输出线路。
写使能输入，低电平有效。当芯片被使能和WE为低电平时，在I / O引脚的数据被写入
到特定的地址位置。
芯片使能输入，低电平有效。当低，选择芯片。当HIGH ，取消选择的芯片。
输出使能，低电平有效。该低电平有效OE输入使能数据输出缓冲器中读取周期。
I / O引脚为三态上拉高OE为高电平。
高字节使能，低电平有效。控制DQ
15
-DQ
8
.
低字节使能，低电平有效。控制DQ
7
-DQ
0
.
地面的装置。必须连接到该系统的地面。
供电电源的输入到所述控制器。 3.0 V + 20 ％ -10 ％
输入/输出五金店忙（ HSB ） 。低电平时，此输出表明五金店正在进行中。
当拉低，外部芯片时，它启动一个非易失STORE操作。每个硬件后，
与软件商店运营HSB驱动为高电平很短的时间（t
HHHD
）与标准输出高
当前，然后内部弱上拉电阻保持这个引脚为高电平（外部上拉电阻连接
可选）。
电源自动存储电容。供应电源的nvSRAM在断电时，从SRAM数据存储
非易失性元件。
无连接
无连接。该管脚没有连接到模具上。
V
帽
NC
记
13. HSB引脚是不是在44引脚TSOP II （ × 16 ）封装。
文件编号： 001-42879修订版* L
第28 5
[+ ]反馈
CY14E101LA
1兆位（ 128K ×8 ）的nvSRAM
特点
■
■
■
■
■
■
■
■
■
■
■
■
功能说明
赛普拉斯CY14E101LA是一个快速静态RAM ，具有nonvol-
atile元件中的每个存储单元。该内存的组织结构
128K字节，每个字节8比特。嵌入式非挥发性元素
合并QuantumTrap技术，生产世界上
最可靠的非易失性存储器。该SRAM提供了无限
读取和写入周期，而独立的非易失性数据
驻留在高度可靠的QuantumTrap细胞。数据传输
从SRAM到非易失性元件（对STORE
操作）会自动发生在断电。上电
时，数据恢复，从SRAM （调用操作）
非易失性存储器。无论是STORE和RECALL操作
系统蒸发散也是在软件控制下使用。
25 ns到45 ns的访问时间
内部组织为128K ×8 （ CY14E101LA ）
关上掉电自动STORE手中只有一小
电容
STORE到QuantumTrap发起的非易失性元件
软件，器件引脚或自动存储在掉电
召回SRAM通过软件或上电启动
无限的读，写和召回周期
百万STORE周期来QuantumTrap
20年的数据保存
单5V + 10 ％操作
工业温度
44引脚TSOP -II封装
无铅并符合RoHS标准
逻辑框图
量子阱
1024 X 1024
A
5
A
6
A
7
A
8
A
9
A
12
A
13
A
14
A
15
A
16
V
CC
V
帽
商店
动力
控制
商店/
召回
控制
行解码器
静态RAM
ARRAY
1024 X 1024
召回
HSB
软件
检测
列I / O
A
14
-
A
2
DQ
0
DQ
2
DQ
3
DQ
4
DQ
5
DQ
6
DQ
7
输入缓冲器
DQ
1
COLUMN DEC
A
0
A
1
A
2
A
3
A
4
A
10
A
11
OE
CE
WE
赛普拉斯半导体公司
文件编号： 001-42916修订版* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2009年12月8日
[+ ]反馈
CY14E101LA
目录
功能................................................. .............................. 1
功能说明................................................ 1 .......
目录................................................. ............................. 2
引脚分配................................................. ............................... 3
设备操作................................................ ................ 4
SRAM读................................................ ......................... 4
SRAM写................................................ ......................... 4
自动存储操作................................................ .......... 4
硬件存储操作.............................................. 4
硬件RECALL （上电） .......................................... 5
软件商店................................................ ................. 5
软件RECALL ................................................ ............... 5
防止自动存储................................................ 6 .........
数据保护................................................ ................... 6
噪声考虑................................................ 6 .........
................................................最佳实践..................... 7
最大额定值................................................ ............... 8
经营范围................................................ ................. 8
直流电气特性............................................ 8
AC测试条件............................................... ............. 9
数据保留和耐力......................................... 9
电容................................................. ....................... 9
热阻................................................ ............ 9
AC开关特性......................................... 10
自动存储/上电RECALL ......................................... 12
软件控制的存储/调用循环.................. 13
五金店周期............................................... .... 14
真值表SRAM操作.................................. 15
品名命名........................................ 15
订购信息................................................ ........ 16
包图................................................ .............. 17
文档历史记录页............................................... .... 18
销售，解决方案和法律信息........................ 19
全球销售和设计支持......................... 19
产品................................................. ..................... 19
文件编号： 001-42916修订版* B
第19 2
[+ ]反馈
CY14E101LA
引脚配置
图1.引脚图 - 44引脚TSOP II
NC
[4]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
V
CC
V
SS
DQ
2
DQ
3
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
HSB
NC
[3]
NC
[2]
NC
[1]
NC
A
16
A
15
OE
DQ
7
DQ
6
V
SS
V
CC
DQ
5
DQ
4
V
帽
A
14
A
13
A
12
A
11
A
10
NC
NC
44 - TSOP II
(x8)
顶视图
（不按比例）
表1.引脚定义
引脚名称
A
0
– A
16
I / O类型
输入
描述
地址输入用于选择其中的131,072字节中的nvSRAM的。
DQ
0
？ DQ
7
输入/输出
双向数据I / O线。
作为根据操作的输入或输出线路。
WE
CE
OE
V
SS
V
CC
HSB
输入
输入
输入
地
动力
供应
写使能输入，低电平有效。
当芯片被使能和WE为低电平时，在I / O引脚的数据被写入
到特定的地址位置。
芯片使能输入，低电平有效。
当低，选择芯片。当HIGH ，取消选择的芯片。
输出使能，低电平有效。
该低电平有效OE输入使能时读取的数据输出缓冲器
周期。 I / O引脚为三态上拉高OE为高电平。
地面的装置。
必须连接到该系统的地面。
电源输入到该设备。
输入/输出
五金店忙（ HSB ） 。
当这种低输出表明五金店正在进行中。
当拉低外部芯片它发起的非易失性存储操作。内部弱上拉起来
电阻保持这个引脚为高电平，如果没有连接（连接可选）。每家门店操作后HSB是
驱动为高电平短的时间内与标准输出大电流。
动力
供应
自动存储电容。
供应电源的nvSRAM在断电时，从SRAM数据存储
非易失性元件。
V
帽
NC
无连接
无连接。
该管脚没有连接到模具上。
笔记
1.地址扩展为2兆。 NC引脚未连接到死。
2.地址扩展为4兆。 NC引脚未连接到死。
3.地址扩展为8兆比特。 NC引脚未连接到死。
4.地址扩展为16兆比特。 NC引脚未连接到死。
文件编号： 001-42916修订版* B
第19 3
[+ ]反馈
CY14E101LA
设备操作
该CY14E101LA的nvSRAM是由两个功能
部件配对在相同的物理单元中。他们是一个SRAM
存储器单元和一个非易失性QuantumTrap细胞。该SRAM
存储单元作为一个标准的快速静态RAM 。在数据
SRAM被转移至非易失性的细胞（对STORE
操作） ，或从非易失性细胞到SRAM （该RECALL
操作）。使用这种独特的架构，所有的细胞都存储和
回忆并行。在STORE和RECALL操作，
SRAM读取和写入操作被禁止。该
CY14E101LA支持无限读取和写入操作类似于
典型的SRAM 。此外，它还提供了无限的RECALL操作
从非易失性单元和高达百万STORE操作。
参阅
真值表的SRAM操作
对于第15页
读写模式，完整的描述。
如果没有足够的充电操作来完成存储。这
可能会损坏存储的nvSRAM中的数据。
图2
示出了存储电容器的正确连接
(V
帽
）自动存储操作。请参阅
直流电气
特征
对于V的大小8页
帽
。上的电压
在V
帽
引脚被驱动到V
CC
通过在芯片上的调节器。一个地方
拉起WE持有上电时它处于非活动状态。这种拉涨是
唯一有效的，如果WE信号是在上电时三态。许多
MPU的三态上电时的控制。这必须得到验证
使用拉涨的时候。当的nvSRAM出来的
电源接通召回时，MPU必须处于活动状态或在WE保持无效
直到MPU脱离复位状态。
为了减少不必要的非易失性存储，自动存储和
五金店操作被忽略，除非至少有一个
自从最近商店的写操作已经发生或
RECALL周期。启动软件商店周期执行
不管写操作是否已经发生。该
HSB信号是由系统监控，如果一个自动存储到检测
周期正在进行中。
图2.自动存储模式
V
CC
SRAM读
该CY14E101LA执行一个读周期，当CE和OE是
低和WE和HSB是HIGH 。在针脚上指定的地址
A
0-16
确定哪一个131072数据的字节的每个都
访问。当由地址转换开始的读取，
的输出是有效的t的延迟之后
AA
（读周期1） 。如果读出的
通过CE或OE启动，则输出在t有效
ACE
或者在t
美国能源部
,
以较迟者为准（读周期2 ） 。该数据输出一再
响应处理中的T的变化
AA
无需访问时间
需要进行任何控制输入引脚的转换。这仍然
有效期至另一个地址变更，或直到CE或OE被带到
高，否则我们还是HSB变为低电平。
0.1uF
10kOhm
V
CC
SRAM写
写周期完成时， CE和WE低， HSB
为HIGH 。地址输入必须在进入之前稳定
写周期，必须保持稳定，直到CE或WE变为高电平时
该循环的结束。对通用I数据输入/输出引脚DQ
0–7
是
写入存储器，如果数据有效吨
SD
年底前
答：我们控制的写或CE控制写入结束前。
请OE高在整个写周期，以避免数据总线
争上常见的I / O线。如果OE保持低电平，内部
电路关闭输出缓冲器吨
HZWE
当我们变低。
WE
V
帽
V
帽
V
SS
自动存储操作
使用的一个CY14E101LA将数据存储到所述的nvSRAM
以下三种存储操作：五金店启动
通过HSB ;软件商店由一个地址序列激活;
自动存储在设备断电。所述自动存储操作是
QuantumTrap技术的独特的功能，并通过使
默认的CY14E101LA 。
在正常操作期间，该器件消耗的电流从V
CC
to
充电连接至V的电容器
帽
引脚。此存储
充电所使用的芯片来执行单个STORE操作。
如果在V的电压
CC
引脚低于V
开关
中，部分
自动断开V
帽
引脚从V
CC
。商店
启动与由V提供的功率运行
帽
电容。
记
如果电容器没有连接到V
帽
针，自动存储
必须使用指定的软序列被禁用
预防
自动存储
第6页。如果对自动存储是没有启用
电容上的V
帽
引脚时，设备会尝试的自动存储
硬件存储操作
该CY14E101LA提供了HSB引脚来控制和
确认存储操作。使用HSB引脚来
请求五金店周期。当HSB引脚驱动
低时， CY14E101LA有条件启动商店
吨后操作
延迟
。实际STORE周期只有开始，如果
写入SRAM自上次STORE已经发生或
RECALL周期。在HSB引脚还充当开漏驱动器
在内部驱动到低电平，表示处于忙碌状态时，
的存储（通过任何方式发起）正在进行中。
SRAM写操作正在进行中时， HSB驱动
低以任何方式给出时间（t
延迟
）前完成
启动存储操作。但是，任何的SRAM写
HSB要求后周期变低被禁止，直到HSB
返回高电平。的情况下的写锁存器未被设置， HSB不被驱动
LOW由CY14E101LA 。但是，任何SRAM的读写周期
被禁止，直到HSB返回HIGH由MPU或其他
外部源。
文件编号： 001-42916修订版* B
第19 4
[+ ]反馈
CY14E101LA
在任何商店的操作，不管它是如何发起的，
该CY14E101LA继续驱动HSB引脚为低电平，释放
它只有当存储完成。一旦竣工
STORE操作， CY14E101LA仍然禁止，直到
HSB引脚为高电平。离开HSB未连接，如果它不是
使用。
该软件程序的时钟可以与CE读取控制
或OE控制读取，与我们一直HIGH所有六个读
序列。该序列中的第六个地址输入后，
在STORE周期开始和芯片被禁用。 HSB是
驱动为低电平。之后的T
商店
周期时间满足， SRAM是
用于读取和写入操作再次启动。
硬件RECALL （上电）
在上电期间或之后的任何低功率条件
(V
CC
＆ LT ; V
开关
） ，一个内部调出请求被锁定。当
V
CC
再次超过V的检测电压
开关
，召回
会自动启动，并采取吨
HRECALL
来完成。
在此期间，HSB被HSB驱动驱动至低电平。
软件RECALL
数据从非易失性存储器由一个传送到SRAM
软件地址序列。软件RECALL周期
与读取操作中类似的方式顺序启动
对软件商店开始。要启动RECALL周期，
汉英对照读操作按以下顺序必须是
执行：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x4C63启动RECALL周期
在内部，召回是一个两步的过程。首先， SRAM数据
被清除。接着，非易失性信息被传输至电
SRAM单元。之后的T
召回
周期时， SRAM再次是
准备读取和写入操作。调用操作
不改变在非易失性元件的数据。
软件商店
数据从SRAM的一个传送到所述非易失性存储器
软件地址序列。该CY14E101LA软件
商店周期通过执行顺序的CE控制的启动
读的确切顺序六项具体地址位置周期。
在STORE周期以前的非易失性的擦除
首先，进行数据，其次是非易失性的程序
元素。之后启动了STORE周期，进一步投入和
输出被禁止，直到周期结束。
因为一个序列的读和写来自特定地址的使用
对于STORE开始，就没有其他的读或写是很重要的
存取介入的顺序，或者序列被中止
没有存储或调用发生。
要启动的软件商店周期，下面读
序列必须执行：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x8FC0启动STORE周期
表2.模式选择
CE
H
L
L
L
WE
X
H
L
H
OE
X
L
X
L
A
15
- A
0
[5]
X
X
X
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x8B45
模式
未选择
读SRAM
写入SRAM
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
自动存储
关闭
I / O
输出高Z
输出数据
输入数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
动力
待机
活跃
活跃
活跃
[6]
笔记
5.虽然有关于CY14E101LA 17的地址线中，只有13个地址线（甲
14
- A
2
）被用于控制软件模式。地址线的其余部分都不在乎。
6. 6个连续地址单元必须按列出的顺序。我们必须为高电平期间所有六个周期，使非易失性周期。
文件编号： 001-42916修订版* B
第19 5
[+ ]反馈
初步
CY14B101LA ， CY14B101NA
1兆位（ 128K ×8 / 64K ×16 ）的nvSRAM
特点
■
■
■
■
■
■
■
■
■
■
■
■
功能说明
赛普拉斯CY14B101LA / CY14B101NA是一个快速静态RAM ，
与在每个存储单元的非易失性元件。内存
组织为128K字节的8位的每个或16位64K字
每一个。嵌入式非易失性元件结合
QuantumTrap技术，生产世界上最可靠的
非易失性存储器。该SRAM提供了无限的读写
周期，而独立的非易失性数据驻留在高度
可靠QuantumTrap细胞。从SRAM的数据传输
非易失性元件（实体店经营）发生
在自动关闭电源。上电时，数据恢复
从非易失性存储器SRAM中（该RECALL操作）。
无论是STORE和RECALL操作也可
在软件控制下。
20纳秒， 25纳秒，和45 ns访问时间
内部组织为128K ×8 （ CY14B101LA ）或64K ×16
(CY14B101NA)
关上掉电自动STORE手中只有一小
电容
STORE到QuantumTrap发起的非易失性元件
软件，器件引脚或自动存储在掉电
召回SRAM通过软件或上电启动
无限的读，写和召回周期
200000 STORE周期来QuantumTrap
20年的数据保存
单3V + 20 ％到-10 ％操作
商用和工业温度
44分之54引脚TSOP -II ， 48引脚SSOP和32引脚SOIC封装
无铅并符合RoHS标准
逻辑框图
[1, 2, 3]
笔记
1.地址
0
- A
16
对于X8的配置和地址
0
- A
15
对于X16的配置。
2.数据DQ
0
- DQ
7
对于X8的配置和数据DQ
0
- DQ
15
对于X16的配置。
3. BHE和BLE适用于只有X16的配置。
赛普拉斯半导体公司
文件编号： 001-42879修订版* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2009年7月9日
[+ ]反馈
初步
CY14B101LA ， CY14B101NA
引脚配置
图1.引脚图 - 44引脚TSOP II
NC
[7]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
V
CC
V
SS
DQ
2
DQ
3
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
HSB
NC
[6]
NC
NC
NC
[5]
A
16
[4]
A
15
OE
DQ
7
DQ
6
V
SS
V
CC
DQ
5
DQ
4
V
帽
A
14
A
13
A
12
A
11
A
10
NC
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
DQ
2
DQ
3
V
CC
V
SS
DQ
4
DQ
5
DQ
6
DQ
7
WE
A
5
A
6
A
7
A
8
A
9
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
NC
NC
[5]
A
15
OE
[4]
BHE
BLE
DQ
15
DQ
14
DQ
13
DQ
12
V
SS
V
CC
DQ
11
DQ
10
DQ
9
DQ
8
V
帽
A
14
A
13
A
12
A
11
A
10
44 - TSOP II
(x8)
44 - TSOP II
(x16)
[8]
顶视图
（不按比例）
顶视图
（不按比例）
图2.引脚图 - 48引脚SSOP和32引脚SOIC
V
帽
A
16
A
14
A
12
A
7
A
6
A
5
NC
A
4
NC
NC
NC
V
SS
NC
NC
DQ0
A
3
A
2
A
1
A
0
DQ1
DQ2
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
V
CC
A
15
HSB
WE
A
13
A
8
A
9
NC
A
11
NC
NC
NC
V
SS
NC
NC
DQ6
OE
A
10
CE
DQ7
DQ5
DQ4
DQ3
V
CC
48-SSOP
顶视图
（不按比例）
笔记
4.地址扩展为2兆。 NC引脚未连接到死。
5.地址扩展为4兆。 NC引脚未连接到死。
6.地址扩展为8兆比特。 NC引脚未连接到死。
7.地址扩展为16兆比特。 NC引脚未连接到死。
8. HSB引脚是不是在44 - TSOP II （ X16 ）封装。
文件编号： 001-42879修订版* C
分页： 24 2
[+ ]反馈
初步
CY14B101LA ， CY14B101NA
引脚配置
（续）
图3.引脚图 - 54引脚TSOP II
NC
[7]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
DQ
2
DQ
3
V
CC
V
SS
DQ
4
DQ
5
DQ
6
DQ
7
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
HSB
NC
[6]
[5]
NC
[4]
NC
A
15
OE
BHE
BLE
DQ
15
DQ
14
DQ
13
DQ
12
V
SS
V
CC
DQ
11
DQ
10
DQ
9
DQ
8
V
帽
A
14
A
13
A
12
A
11
A
10
NC
NC
NC
54 - TSOP II
(x16)
顶视图
(
不按比例）
表1.引脚定义
引脚名称
A
0
– A
16
A
0
– A
15
DQ
0
？ DQ
7
I / O类型
输入
描述
地址输入用于选择X8配置了131,072字节中的nvSRAM之一。
地址输入用于选择65,536字的的nvSRAM对于X16的配置之一。
双向数据I / O线为X8配置。
作为根据操作的输入或输出线路。
DQ
0
？ DQ
15
输入/输出
双向数据I / O的X16配置行。
用作输入或输出线视
操作。
WE
CE
OE
BHE
BLE
V
SS
V
CC
HSB
[8]
输入
输入
输入
输入
输入
地
动力
供应
写使能输入，低电平有效。
当芯片被使能和WE为低电平时，在I / O引脚的数据被写入
到特定的地址位置。
芯片使能输入，低电平有效。
当低，选择芯片。当HIGH ，取消选择的芯片。
输出使能，低电平有效。
该低电平有效OE输入使能时读取的数据输出缓冲器
周期。 I / O引脚为三态上拉高OE为高电平。
高字节使能，低电平有效。
控制DQ
15
- DQ
8
.
低字节使能，低电平有效。
控制DQ
7
- DQ
0
.
地面的装置。
必须连接到该系统的地面。
电源输入到该设备。
3.0V +20%, –10%
输入/输出
五金店忙（ HSB ） 。
当这种低输出表明五金店正在进行中。
当拉低外部芯片它发起的非易失性存储操作。内部弱上拉起来
电阻保持这个引脚为高电平，如果没有连接（连接可选）。每家门店操作后HSB是
驱动为高电平短的时间内与标准输出大电流。
动力
供应
自动存储电容。
供应电源的nvSRAM在断电时，从SRAM数据存储
非易失性元件。
V
帽
NC
无连接
无连接。
该管脚没有连接到模具上。
文件编号： 001-42879修订版* C
第24 3
[+ ]反馈
初步
CY14B101LA ， CY14B101NA
设备操作
该CY14B101LA / CY14B101NA的nvSRAM是由两个
功能组件配对在相同的物理单元中。他们是
一个SRAM的存储单元和一个非易失性QuantumTrap细胞。该
SRAM存储单元作为一个标准的快速静态RAM 。数据
在SRAM中被转移到非易失性细胞（对STORE
操作） ，或从非易失性细胞到SRAM （该RECALL
操作）。使用这种独特的架构，所有的细胞都存储和
回忆并行。在STORE和RECALL操作，
SRAM读取和写入操作被禁止。该
CY14B101LA / CY14B101NA支持无限的读取和写入
类似于典型的SRAM 。此外，它提供了无限的RECALL
从非易失性单元和高达200K的存储操作
操作。参阅
真值表的SRAM操作
on
16页的读写模式的完整描述。
记
如果电容器没有连接到V
帽
针，自动存储
必须使用指定的软序列被禁用
预防
自动存储
第6页。如果对自动存储是没有启用
电容上的V
帽
引脚时，设备会尝试的自动存储
如果没有足够的充电操作来完成存储。这
可能会损坏存储的nvSRAM中的数据。
图4
示出了存储电容器的正确连接
(V
帽
）自动存储操作。请参阅
直流电气
特征
对于V的大小8页
帽
。上的电压
在V
帽
引脚被驱动到V
CC
通过在芯片上的调节器。一个地方
拉起WE持有上电时它处于非活动状态。这种拉涨是
唯一有效的，如果WE信号是在上电时三态。许多
MPU的三态上电时的控制。这必须得到验证
使用拉涨的时候。当的nvSRAM出来的
电源接通召回时，MPU必须处于活动状态或在WE保持无效
直到MPU脱离复位状态。
为了减少不必要的非易失性存储，自动存储和
五金店操作被忽略，除非至少有一个
自从最近商店的写操作已经发生或
RECALL周期。启动软件商店周期执行
不管写操作是否已经发生。该
HSB信号是由系统监控，如果一个自动存储到检测
周期正在进行中。
图4.自动存储模式
VCC
SRAM读
该CY14B101LA / CY14B101NA执行一个读周期时
CE和OE是低电平， WE和HSB是HIGH 。地址
引脚指定的
0-16
OR A
0-15
确定哪一个131072的
数据字节或每16位65536字进行存取。字节
使（ BHE ， BLE）确定哪些字节使能到
输出，在16位字的情况。当通过开始的读取
的地址转换时，输出是有效吨的延迟之后
AA
（读周期1） 。如果读通过CE或OE ，输出启动
是在t有效
ACE
或者在t
美国能源部
，以较迟者为准（读周期2 ） 。该
数据输出反复进行响应，以解决内的变化
t
AA
无需转换任何控制访问时间
输入引脚。这仍然有效，直到另一个地址变更或
直到CE或OE变为高电平，否则我们还是HSB变为低电平。
0.1uF
10kOhm
VCC
SRAM写
写周期完成时， CE和WE低， HSB
为HIGH 。地址输入必须在进入之前稳定
写周期，必须保持稳定，直到CE或WE变为高电平时
该循环的结束。对通用I数据输入/输出引脚DQ
0–15
被写入到存储器中，如果该数据是有效的吨
SD
年底前
的WE控制写入或一个CE控制在年底前
写。字节使能输入（ BHE ， BLE）确定哪些字节
被写入，在16位字的情况。 OE保持在高
在整个写周期，以避免对公共数据总线争用
I / O线。如果OE保持低电平，内部电路关闭输出
缓冲区吨
HZWE
当我们变低。
WE
V
帽
V
SS
V
帽
硬件存储操作
该CY14B101LA / CY14B101NA提供了HSB
[8]
销到
控制并确认存储操作。使用HSB
引脚请求五金店周期。当HSB引脚
驱动为低电平时， CY14B101LA / CY14B101NA条件
发起吨后STORE操作
延迟
。实际STORE周期
只有开始如果写入到SRAM自上次已经发生
存储或调用周期。 HSB的销也作为一个开放
漏极驱动程序是一种内部驱动到低电平，表示忙碌
当存储（通过任何方式发起）是在状态
进展情况。
SRAM写操作正在进行中时， HSB驱动
低以任何方式给出时间（t
延迟
）前完成
启动存储操作。但是，任何的SRAM写
HSB要求后周期变低被禁止，直到HSB
返回高电平。的情况下的写锁存器未被设置， HSB不被驱动
LOW由CY14B101LA / CY14B101NA 。但是，任何SRAM读
和写周期被禁止，直到HSB返回HIGH由MPU
或其它外部源。
第24 4
自动存储操作
该CY14B101LA / CY14B101NA将数据存储到所述的nvSRAM
使用以下三个存储操作之一：硬件
存储由HSB激活;软件商店通过激活
地址序列;自动存储在设备断电。该
自动存储操作QuantumTrap的一大特色
技术
和
is
启用
by
默认
on
该
CY14B101LA/CY14B101NA.
在正常操作期间，该器件消耗的电流从V
CC
to
充电连接至V的电容器
帽
引脚。此存储
充电所使用的芯片来执行单个STORE操作。
如果在V的电压
CC
引脚低于V
开关
中，部分
自动断开V
帽
引脚从V
CC
。商店
启动与由V提供的功率运行
帽
电容。
文件编号： 001-42879修订版* C
[+ ]反馈
初步
CY14B101LA ， CY14B101NA
在任何商店的操作，不管它是如何发起的，
该CY14B101LA / CY14B101NA继续驱动HSB销
低，释放它，只有当实体店完成。上
竣工
of
该
商店
操作时，
该
CY14B101LA / CY14B101NA仍然禁止，直到HSB引脚
返回高电平。离开HSB未连接，如果它不被使用。
该软件程序的时钟可以与CE读取控制
或OE控制读取，与我们一直HIGH所有六个读
序列。该序列中的第六个地址输入后，
在STORE周期开始和芯片被禁用。 HSB是
驱动为低电平。之后的T
商店
周期时间满足， SRAM是
用于读取和写入操作再次启动。
硬件RECALL （上电）
在上电期间或之后的任何低功率条件
(V
CC
＆ LT ; V
开关
） ，一个内部调出请求被锁定。当
V
CC
再次超过V的检测电压
开关
，召回
会自动启动，并采取吨
HRECALL
来完成。
在此期间，HSB被HSB驱动驱动至低电平。
软件RECALL
数据从非易失性存储器由一个传送到SRAM
软件地址序列。软件RECALL周期
与读取操作中类似的方式顺序启动
对软件商店开始。要启动RECALL周期，
汉英对照读操作按以下顺序必须是
执行：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x4C63启动RECALL周期
在内部，召回是一个两步的过程。首先， SRAM数据
被清除。接着，非易失性信息被传输至电
SRAM单元。之后的T
召回
周期时， SRAM再次是
准备读取和写入操作。调用操作
不改变在非易失性元件的数据。
软件商店
数据从SRAM的一个传送到所述非易失性存储器
软件地址序列。该CY14B101LA / CY14B101NA
软件商店周期由执行顺序CE启动
从六个具体地址位置控制的读周期
确切顺序。在STORE周期以前的擦除
首先，进行非易失性数据，随后的一个节目
非易失性元件。之后启动了STORE周期，进一步
输入和输出被禁止，直到周期结束。
因为一个序列的读和写来自特定地址的使用
对于STORE开始，就没有其他的读或写是很重要的
存取介入的顺序，或者序列被中止
没有存储或调用发生。
要启动的软件商店周期，下面读
序列必须执行：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x8FC0启动STORE周期
表2.模式选择
CE
H
L
L
L
WE
X
H
L
H
OE ， BHE ， BLE
[3]
X
L
X
L
A
15
- A
0
[9]
X
X
X
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x8B45
模式
未选择
读SRAM
写入SRAM
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
自动存储
关闭
I / O
输出高Z
输出数据
输入数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
动力
待机
活跃
活跃
活跃
[10]
笔记
9.虽然有关于CY14B101LA （在CY14B101NA 16条地址线） 17的地址线中，只有13个地址线（甲
14
- A
2
）被用于控制软件模式。
地址线的其余部分都不在乎。
10. 6个连续地址单元必须按列出的顺序。我们必须为高电平期间所有六个周期，使非易失性周期。
文件编号： 001-42879修订版* C
第24个5
[+ ]反馈
CY14B101LA
CY14B101NA
1兆位（ 128千× 8/64 K＆times 16 ）的nvSRAM
1兆位（ 128千× 8/64 K＆times 16 ）的nvSRAM
特点
■
■
■
■
■
■
■
■
■
■
■
20纳秒， 25纳秒，和45 ns访问时间
内部组织为128千× 8 （ CY14B101LA ） ，或一个64 K × 16
(CY14B101NA)
只有一小关就断电自动STORE手
电容
STORE到QuantumTrap发起的非易失性元件
软件，器件引脚或自动存储在掉电
召回SRAM通过软件或上电启动
无限的读，写和召回周期
百万STORE周期来QuantumTrap
20年的数据保存
单3 V + 20 ％到-10 ％操作
工业温度
■
套餐
32引脚小外形集成电路（ SOIC ）
44- / 54引脚薄型小尺寸封装（ TSOP ）II型
48引脚小外形封装（ SSOP ）
48球细间距球栅阵列（ FBGA ）
无铅和有害物质限制指令（RoHS ）
柔顺
功能说明
赛普拉斯CY14B101LA / CY14B101NA是一个快速静态RAM
（SRAM），与在每个存储单元的非易失性元件。该
存储器由128千字节为8位或每64 K字
的每个16比特。嵌入式非易失性元件结合
QuantumTrap技术，生产世界上最可靠的
非易失性存储器。该SRAM提供了无限的读写
周期，而独立的非易失性数据驻留在高度
可靠QuantumTrap细胞。从SRAM的数据传输
非易失性元件（实体店经营）发生
自动在电源关闭。上电时，数据被恢复到
从非易失性存储器SRAM中（该RECALL操作）。
无论是STORE和RECALL操作也可
在软件控制下。
逻辑框图
[1, 2, 3]
A
5
A
6
A
7
A
8
A
9
A
12
A
13
A
14
A
15
A
16
R
O
W
D
E
C
O
D
E
R
Quatrum陷阱
1024 X 1024
商店
召回
静态RAM
ARRAY
1024 X 1024
存储/调用
控制
HSB
V
CC
V
帽
动力
控制
软件
检测
A
14
- A
2
DQ
0
DQ
1
DQ
2
DQ
3
DQ
4
DQ
5
DQ
6
DQ
7
DQ
8
DQ
9
DQ
10
DQ
11
DQ
12
DQ
13
DQ
14
DQ
15
A
0
A
1
A
2
A
3
A
4
A
10
A
11
CE
BLE
I
N
P
U
T
B
U
F
F
E
R
S
列I / O
COLUMN DEC
OE
WE
BHE
笔记
1.地址
0
–A
16
为× 8配置和地址
0
–A
15
对于× 16的配置。
2.数据DQ
0
-DQ
7
为× 8配置和数据DQ
0
-DQ
15
对于× 16的配置。
3. BHE和BLE适用于只× 16的配置。
赛普拉斯半导体公司
文件编号： 001-42879修订版*○
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2012年8月14日
CY14B101LA
CY14B101NA
目录
引脚分配................................................. ............................. 3
引脚定义................................................ .................. 5
设备操作................................................ .............. 6
SRAM读................................................ ................ 6
SRAM写................................................ ................. 6
自动存储操作................................................ 6 ....
硬件存储操作....................................... 6
硬件RECALL （电） ................................... 7
软件商店................................................ ......... 7
软件RECALL ................................................ 7 .......
防止自动存储................................................ 8 ..
数据保护................................................ ............ 8
最大额定值................................................ ............. 9
经营范围................................................ ............... 9
直流电气特性.......................................... 9
数据保留和耐力..................................... 10
电容................................................. ................... 10
热阻................................................ ........ 10
AC测试负载............................................... ................. 11
AC测试条件............................................... ......... 11
AC开关特性....................................... 12
SRAM读周期............................................... ..... 12
SRAM写周期............................................... ...... 12
开关波形................................................ .... 12
自动存储/上电RECALL ....................................... 15
开关波形................................................ .... 15
软件控制的存储/调用循环................ 16
开关波形................................................ .... 16
五金店周期............................................... .. 17
开关波形................................................ .... 17
真值表SRAM操作................................ 18
订购信息................................................ ...... 19
订购代码定义......................................... 20
包图................................................ .......... 21
与缩略语................................................. ....................... 26
文档约定................................................ 26
计量单位............................................... ........ 26
文档历史记录页............................................... .. 27
销售，解决方案和法律信息...................... 29
全球销售和设计支持....................... 29
产品................................................. ................... 29
的PSoC解决方案................................................ ......... 29
文件编号： 001-42879修订版*○
第29页2
CY14B101LA
CY14B101NA
引脚配置
图1.引脚图 - 44引脚TSOP II
NC
[7]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
V
CC
V
SS
DQ
2
DQ
3
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
HSB
NC
[6]
NC
[5]
NC
[4]
NC
A
16
A
15
OE
DQ
7
DQ
6
V
SS
V
CC
DQ
5
DQ
4
V
帽
A
14
A
13
A
12
A
11
A
10
NC
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
DQ
2
DQ
3
V
CC
V
SS
DQ
4
DQ
5
DQ
6
DQ
7
WE
A
5
A
6
A
7
A
8
A
9
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
NC
[5]
[4]
NC
A
15
OE
BHE
BLE
DQ
15
DQ
14
DQ
13
DQ
12
V
SS
V
CC
DQ
11
DQ
10
DQ
9
DQ
8
V
帽
A
14
A
13
A
12
A
11
A
10
44引脚TSOP II
(× 8)
44引脚TSOP II
(× 16)
[8]
顶视图
（不按比例）
顶视图
（不按比例）
图2.引脚图 - 48引脚SSOP和32引脚SOIC
V
帽
A
16
A
14
A
12
A
7
A
6
A
5
NC
A
4
NC
NC
NC
V
SS
NC
NC
DQ0
A
3
A
2
A
1
A
0
DQ1
DQ2
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
V
CC
A
15
HSB
WE
A
13
A
8
A
9
NC
A
11
NC
NC
NC
V
SS
NC
NC
DQ6
OE
A
10
CE
DQ7
DQ5
DQ4
DQ3
V
CC
48引脚SSOP
(×8)
32引脚SOIC
(×8)
(x8)
顶视图
（不按比例）
顶视图
（不按比例）
笔记
4.地址扩展的2 - Mbit的。 NC引脚未连接到死。
5.地址扩展为4兆。 NC引脚未连接到死。
6.地址扩展为8兆。 NC引脚未连接到死。
7.地址扩展16 - Mbit的。 NC引脚未连接到死。
8. HSB引脚是不是在44引脚TSOP II （ × 16 ）封装。
文件编号： 001-42879修订版*○
第29页3
CY14B101LA
CY14B101NA
引脚配置
（续）
图3. 48球FBGA封装和54引脚TSOP II引出线
48-FBGA
(x8)
顶视图
（不按比例）
1
NC
NC
DQ
0
V
SS
V
CC
DQ
3
NC
2
OE
NC
NC
DQ
1
DQ
2
NC
HSB
3
A
0
A
3
A
5
[9]
NC
4
A
1
A
4
A
6
A
7
A
16
A
15
A
13
A
10
5
A
2
CE
NC
DQ
5
DQ
6
NC
WE
A
11
6
NC
NC
DQ
4
V
CC
V
SS
DQ
7
NC
NC
[11]
A
B
C
D
E
F
G
H
NC
[12]
NC
A
0
A
1
A
2
A
3
A
4
CE
DQ
0
DQ
1
DQ
2
DQ
3
V
CC
V
SS
DQ
4
DQ
5
DQ
6
DQ
7
WE
A
5
A
6
A
7
A
8
A
9
NC
NC
NC
V
帽
A
14
A
12
A
9
[10]
A
8
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
54 - TSOP II
(x16)
顶视图
(
不按比例）
HSB
NC
[11]
[10]
NC
[9]
NC
A
15
OE
BHE
BLE
DQ
15
DQ
14
DQ
13
DQ
12
V
SS
V
CC
DQ
11
DQ
10
DQ
9
DQ
8
V
帽
A
14
A
13
A
12
A
11
A
10
NC
NC
NC
笔记
9.地址扩展的2 - Mbit的。 NC引脚未连接到死。
10.地址扩展为4兆。 NC引脚未连接到死。
11.地址扩展为8兆。 NC引脚未连接到死。
12.地址扩展为16兆位。 NC引脚未连接到死。
文件编号： 001-42879修订版*○
第29页4
CY14B101LA
CY14B101NA
引脚德网络nitions
引脚名称
A
0
–A
16
A
0
–A
15
DQ
0
-DQ
7
DQ
0
-DQ
15
WE
CE
OE
BHE
BLE
V
SS
V
CC
HSB
[13]
I / O类型
输入
输入/输出
输入
输入
输入
输入
输入
地
描述
地址输入。用于选择的131,072字节的nvSRAM为× 8配置之一。
地址输入。用于选择65536字的nvSRAM为×16配置的一个。
双向数据I /为× 8配置O线。作为根据操作的输入或输出线路。
双向数据I / O线× 16的配置。作为根据操作的输入或输出线路。
写使能输入，低电平有效。当芯片被使能和WE为低电平时，在I / O引脚的数据被写入
到特定的地址位置。
芯片使能输入，低电平有效。当低，选择芯片。当HIGH ，取消选择的芯片。
输出使能，低电平有效。该低电平有效OE输入使能数据输出缓冲器中读取周期。
I / O引脚为三态上拉高OE为高电平。
高字节使能，低电平有效。控制DQ
15
-DQ
8
.
低字节使能，低电平有效。控制DQ
7
-DQ
0
.
地面的装置。必须连接到该系统的地面。
供电电源的输入到所述控制器。 3.0 V + 20 ％ -10 ％
输入/输出五金店忙（ HSB ） 。低电平时，此输出表明五金店正在进行中。
当拉低，外部芯片时，它启动一个非易失STORE操作。每个硬件后，
与软件商店运营HSB驱动为高电平很短的时间（t
HHHD
）与标准输出高
当前，然后内部弱上拉电阻保持这个引脚为高电平（外部上拉电阻连接
可选）。
电源自动存储电容。供应电源的nvSRAM在断电时，从SRAM数据存储
非易失性元件。
无连接
无连接。该管脚没有连接到模具上。
V
帽
NC
记
13. HSB引脚是不是在44引脚TSOP II （ × 16 ）封装。
文件编号： 001-42879修订版*○
第29页5
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