CY14B101K
1兆位（ 128K ×8 ）的nvSRAM采用实时时钟
特点
■
■
■
■
■
■
■
■
■
■
功能说明
赛普拉斯CY14B101K结合了1兆位非易失性静态
有一个全功能的实时时钟RAM的单片集成
电路。嵌入式非易失性元件结合
QuantumTrap 技术，生产世界上最可靠的
非易失性存储器。该SRAM的读写无限
次数，而独立的，非易失性数据驻留在
非易失性元素。
实时时钟功能，提供了一个精确的时钟
闰年的跟踪和一个可编程的高精度振荡器。
报警功能是可编程的，一时间报警或
周期性秒，分钟，小时或天。还有一个
可编程看门狗定时器用于过程控制。
赛普拉斯的nvSRAM中的数据完整性与功能齐全的结合
实时时钟（RTC）
看门狗定时器
可编程中断时钟闹铃
电容或电池备份RTC
25 NS， NS 35和45 ns访问时间
关上掉电自动STORE手中只有一小
电容
商店到QuantumTrap 软件启动，器件引脚或
在掉电
召回SRAM通过软件或上电时启动
无限的读，写和召回周期
高可靠性
耐久性20万次
数据保存期：20年，在55°C
10毫安典型I
CC
在200 ns的周期时间
3V单电源+ 20 ％ -10 ％
商用和工业温度
SSOP封装（符合RoHS ）
■
■
■
■
逻辑框图
QuantumTrap
1024 x 1024
A
5
A
6
A
7
A
8
A
9
A
12
A
13
A
14
A
15
A
16
V
CC
V
帽
V
RTCbat
V
RTCcap
HSB
商店
动力
控制
商店/
召回
控制
行解码器
静态RAM
ARRAY
1024 X 1024
召回
软件
检测
COLUMN IO
A
15
-
A
0
DQ
0
DQ
2
DQ
3
DQ
4
DQ
5
DQ
6
DQ
7
输入缓冲器
DQ
1
COLUMN DEC
RTC
A
0
A
1
A
2
A
3
A
4
A
10
A
11
x
1
x
2
INT
MUX
A
16
-
A
0
OE
CE
WE
赛普拉斯半导体公司
文件编号： 001-06401修订版* G
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年11月6日
[+ ]反馈
CY14B101K
引脚配置
图1.引脚图 - 48 SSOP
V
帽
A
16
A
14
A
12
A
7
A
6
A
5
INT
A
4
NC
NC
NC
V
SS
NC
V
RTCbat
DQ0
A
3
A
2
A
1
A
0
DQ1
DQ2
x
1
x
2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
V
CC
A
15
HSB
WE
A
13
A
8
A
9
NC
A
11
NC
NC
NC
V
SS
NC
V
RTCcap
DQ
6
OE
A
10
CE
DQ7
DQ5
DQ4
DQ3
V
CC
48-SSOP
顶视图
（不按比例）
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
引脚德网络nitions
引脚名称
A
0
– A
16
NC
WE
CE
OE
X
1
X
2
V
RTCcap
V
RTCbat
INT
V
SS
V
CC
HSB
IO类型
输入
描述
地址输入用于选择其中的131,072字节中的nvSRAM的。
DQ0 - DQ7输入输出
双向数据IO线。
用作输入或输出线取决于操作
无连接
未连接。
该管脚没有连接到模
输入
输入
输入
产量
输入
写使能输入，低电平有效。
当选择低，实现了数据的IO引脚被写入
由CE的下降沿锁存的地址位置。
芯片使能输入，低电平有效。
当低，选择芯片。当HIGH ，取消选择的芯片。
输出使能，低电平有效。
该低电平有效OE输入使能时读取的数据输出缓冲器
周期。拉高OE HIGH导致IO引脚三态。
水晶连接，
驱动器上的水晶开始了。
水晶连接
对于32.768 kHz晶振。
电源
电容器提供备份的RTC电源电压。
（悬空，如果V
RTCbat
时）
电源
电池供应的备份的RTC电源电压。
（悬空，如果V
RTCcap
时）
产量
地
中断输出。
程序响应时钟闹钟，看门狗定时器，电源监视器。
可编程为高电平（推或拉）或低（漏极开路） 。
地面的装置。
必须连接到该系统的地面。
电源
电源输入到该设备。
输入输出
五金店忙。
当这种低输出表明五金店正在进行中。当
拉低外部芯片它发起的非易失性存储操作。内部弱上拉起来
电阻保持这个引脚为高电平，如果没有连接（连接可选）。
电源
自动存储
TM
电容。
提供电源的nvSRAM在断电时存储在SRAM数据
到非易失性元件。
V
帽
文件编号： 001-06401修订版* G
分页： 24 2
[+ ]反馈
CY14B101K
设备操作
该CY14B101K的nvSRAM是由两个功能康波
堂费成对在相同的物理小区，一个SRAM的存储单元中，并
非易失性QuantumTrap细胞。 SRAM的存储单元
作为一个标准的快速静态RAM 。从数据传输
SRAM到非易失性细胞（对STORE操作）或从
非易失性细胞SRAM （调用操作） 。这种独特的
架构使所有的细胞存储和调用并行。中
在STORE和RECALL操作， SRAM的读写
操作被禁止。该CY14B101K支持无限读取
并写入类似于典型的SRAM 。此外，它提供了
从非易失性细胞和高达无限RECALL操作
200000存储操作。
图2.自动存储模式
V
CC
V
帽
V
帽
V
CC
10K欧姆
WE
SRAM读
该CY14B101K执行一个读周期，每当CE和OE
低，当我们和HSB是HIGH 。指定的地址
对引脚
0-16
确定哪一个的131,072个数据字节是
访问。当由地址转换开始的读取，
的输出是有效的t的延迟之后
AA
（读周期1 ） 。如果
读取由CE或OE启动，则输出在t有效
ACE
或
t
美国能源部
，以较迟者为准（读周期2 ） 。数据输出
多次回应，以解决内部的T改变
AA
ACCESS
时间，而不需要任何控制输入引脚的过渡。它
保持有效，直到另一个地址变更，或直到CE或OE是
拉高，否则我们还是HSB变为低电平。
到芯片上。上拉起来放在我们举办期间，非活动
电。
为了减少不必要的非易失性存储，自动存储和
五金店操作被忽略，除非至少有一个
写操作发生，因为最近的商店或
RECALL周期。启动软件商店周期执行
不管一个写操作是否发生。监控
HSB信号由系统检测是否自动存储周期是在
进展情况。
SRAM写
写周期完成时CE和WE低，
HSB高。地址输入必须在进入之前稳定
写周期，必须保持稳定，直到CE或WE
变为高电平时的周期的结束。对普通IO引脚的数据
DQ
0–7
被写入到存储器中，如果该数据是有效的吨
SD
前
一个我们控制写入或CE年底前结束
控制的写。请OE高，在整个写周期
以避免对公共IO线数据总线的争用。如果OE是左
低时，内部电路关闭输出缓冲器吨
HZWE
之后，我们
变低。
五金店（ HSB ）操作
该CY14B101K提供了HSB引脚用于控制和
在确认存储操作。使用HSB引脚来
请求五金店周期。当HSB引脚驱动
低， CY14B101K有条件启动STORE操作
吨后
延迟
。实际STORE周期只有开始，如果在写
自上次存储或调用的SRAM已经发生
周期。在HSB引脚还充当开漏驱动器是跨
应受驱动为低电平，表示处于忙碌状态，而商店
（通过任何方式发起）正在进行中。
SRAM的读写操作正在进行的时候
热备份驱动为低电平给出的时间内完成任何手段
启动之前的存储操作。经过HSB变为低电平，
在CY14B101K继续SRAM操作在t
延迟
。中
t
延迟
，多个SRAM读取操作发生。如果一个写
在进展时HSB被拉低，允许一个时间，
t
延迟
，即可完成。然而，任何SRAM写周期
之后HSB变为低电平要求被抑制，直至HSB回报
高。
在任何商店的操作，不管它是如何发起的，
该CY14B101K继续驱动HSB引脚为低电平，释放
它只有当存储完成。完成后，
STORE操作， CY14B101K仍然禁止，直到
HSB引脚为高电平。离开HSB未连接，如果它不是
使用。
自动存储操作
使用三种之一的CY14B101K将数据存储到的nvSRAM
存储操作：
1.硬件店由HSB激活
2.软件商店由一个地址序列激活
3.自动存储在设备断电
自动存储操作QuantumTrap的一大特色
技术默认情况下，在CY14B101K启用。
在正常操作期间，该器件消耗的电流从V
CC
to
充电连接至V的电容器
帽
引脚。此存储
充电所使用的芯片来执行单个STORE操作。
如果在V的电压
CC
引脚低于V
开关
中，部分
自动断开V
帽
引脚从V
CC
。商店
启动与由V提供的功率运行
帽
电容。
图2
示出了存储电容器的正确连接
(V
帽
）自动存储操作。请参考
ΔDC
电气特性“。
对于V的尺寸14页
帽
。该
电压在V
帽
引脚通过一个电荷泵内部驱动以5V
文件编号： 001-06401修订版* G
第24 3
0.1
U
F
[+ ]反馈
CY14B101K
硬件RECALL （上电）
在上电期间或之后的任何低功率条件
(V
CC
＆ LT ; V
开关
） ，一个内部调出请求被锁定。当
V
CC
再次超过V的检测电压
开关
, a
RECALL周期自动启动，并采取吨
HRECALL
to
完整的。
在内部，召回是一个两步的过程。首先， SRAM数据
被清除，然后将非易失性信息被转移到
SRAM单元。之后的T
召回
周期时间，该SRAM是一次
再次准备读取和写入操作。召回
操作不改变在非易失性元件的数据。
防止自动存储
通过启动一个自动存储禁用禁用自动存储功能
序列。在执行读操作的序列
以类似于软件商店引发。要启动
自动存储禁用序列，行政长官按以下顺序
执行控制的读操作：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x8B45自动存储禁用
通过启动一个自动存储允许重新启用自动存储
序列。在执行读操作的序列
方式类似软件RECALL启动。要启动
自动存储使能序列，CE将按照下列顺序
执行控制的读操作：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x4B46自动存储启用
如果自动存储功能被禁用或重新启用，手动
STORE操作（硬件或软件）被发出以保存
自动存储状态，通过以后的掉电周期。该
一部分来自于工厂自动存储功能。
软件商店
使用软件地址序列，从传输数据
SRAM中的非易失性存储器。该CY14B101K软件
商店周期通过执行顺序的CE控制的启动
读的确切顺序六项具体地址位置周期。
在商店周期，先前的非易失性的擦除
数据首先来执行后面所述的非易失性的程序
元素。一旦一条STORE周期开始，进一步的输入和
输出被禁止，直到周期结束。
因为一个序列的读和写来自特定地址的使用
对于STORE开始，就没有其他的读或写是很重要的
存取介入的序列中。如果有中间
读或写访问，该序列被中止，没有
存储或调用发生。
要启动的软件商店周期，下面读
顺序执行：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x8FC0启动STORE周期
该软件序列主频与CE控制读或
OE控制的读取。一旦该序列中的第六个地址
被输入，则商店循环开始和芯片是
禁用。重要的是，读周期，而不是写周期
用于序列中。这是没有必要的OE为低电平对
该序列是有效的。之后的T
商店
循环时间完成，
这些SRAM的读写操作再次激活。
数据保护
该CY14B101K保护数据从损坏中低
电压条件下抑制所有外部发起STORE
和写入操作。当检测到低电压状态
当V
CC
小于V
开关
。如果CY14B101K是在一个写
模式（包括CE和WE LOW）在上电时，召回后或
一个STORE后，写被禁止，直到一个负跳变
在CE或WE被检测到。这可以防止意外写入
在上电或掉电条件。
软件RECALL
通过从非易失性存储器传送数据到SRAM
一个软件地址序列。软件RECALL周期
与读取操作中类似的方式顺序启动
对软件商店开始。要启动RECALL周期，
CE以下顺序控制读操作
执行：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x4C63启动RECALL周期
.
噪声考虑
该CY14B101K是高速存储器，所以必须有一个
约0.1μF高频旁路电容
连接V之间
CC
和V
SS
使用线索和痕迹
是尽可能地短。如同所有的高速CMOS集成电路，
小心路由功率，接地和信号减小电路
噪声。
文件编号： 001-06401修订版* G
第24 4
[+ ]反馈
CY14B101K
表1.模式选择
CE
H
L
L
L
WE
X
H
L
H
OE
X
L
X
L
A15 – A0
X
X
X
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x8B45
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x4B46
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x8FC0
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x4C63
模式
未选择
读SRAM
写入SRAM
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
自动存储
关闭
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
自动存储
启用
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
非易失性
商店
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
非易失性
召回
IO
输出高Z
输出数据
输入数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出高Z
输出数据
输出数据
输出数据
输出数据
输出数据
输出高Z
动力
待机
活跃
活跃
活跃
[1, 2, 3]
L
H
L
活跃
[1, 2, 3]
L
H
L
我主动
CC2[1, 2, 3]
L
H
L
活跃
[1, 2, 3]
笔记
1.六个连续的地址位置是列出的顺序。 WE为高电平期间，所有6个周期，以使非易失性周期。
2.虽然对所述CY14B101K 17条地址线，只有较低的16条线路被用于控制软件模式。
3. O状态取决于OE的状态。所示的投入产出表是基于OE低。
文件编号： 001-06401修订版* G
第24个5
[+ ]反馈
初步
CY14B101K
1兆位（ 128K ×8 ）的nvSRAM采用实时时钟
特点
赛普拉斯的nvSRAM中的数据完整性结合全
功能的实时时钟（RTC ）
看门狗定时器
时钟闹钟可编程中断
电容或电池备份RTC
25纳秒， 35纳秒，和45 ns访问时间
“放手”自动
商店
在断电时，只有一个
小电容
商店
以QuantumTrap 软件启动，器件管脚，
或在断电时
召回
以SRAM通过软件或上电时启动
=无限
读，写，
和
召回
周期
高可靠性
- 可擦写次数20万次
—
数据保存期：20年@ 55°C
10毫安典型I
CC
在200 ns的周期时间
3V单电源+ 20 ％ -10 ％
商用和工业温度
SSOP封装（符合RoHS ）
功能说明
赛普拉斯CY14B101K结合了1兆位非易失性静态
有一个全功能的实时时钟在一个单片RAM
集成电路。嵌入式非挥发性元素
合并QuantumTrap技术生产世界上
最可靠的非易失性存储器。对SRAM可以读取和
写入次数无限多的，而独立的，
非易失性数据驻留在非易失性元件。
实时时钟功能提供了一个精确的时钟
闰年跟踪和可编程性，准确性高
振荡器。报警功能是可编程的一次性
报警或定期秒，分钟，小时或天。有
还有一个可编程看门狗定时器，用于过程控制。
逻辑框图
QuantumTrap
1024 x 1024
A
5
A
6
A
7
A
8
A
9
A
12
A
13
A
14
A
15
A
16
V
CC
V
帽
V
RTCbat
V
RTCcap
HSB
商店
动力
控制
商店/
召回
控制
行解码器
静态RAM
ARRAY
1024 X 1024
召回
软件
检测
COLUMN IO
A
15
-
A
0
DQ
0
DQ
2
DQ
3
DQ
4
DQ
5
DQ
6
DQ
7
输入缓冲器
DQ
1
COLUMN DEC
RTC
A
0
A
1
A
2
A
3
A
4
A
10
A
11
x
1
x
2
INT
MUX
A
16
-
A
0
OE
CE
WE
赛普拉斯半导体公司
文件编号： 001-06401修订版* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年3月1日
[+ ]反馈
初步
销刀豆网络gurations
V
帽
A
16
A
14
A
12
A
7
A
6
A
5
INT
A
4
NC
NC
NC
V
SS
NC
V
RTCbat
DQ0
A
3
A
2
A
1
A
0
DQ1
DQ2
x
1
x
2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
CY14B101K
V
CC
A
15
HSB
WE
A
13
A
8
A
9
NC
A
11
NC
NC
NC
V
SS
NC
V
RTCcap
DQ
6
OE
A
10
CE
DQ7
DQ5
DQ4
DQ3
V
CC
48-SSOP
顶视图
（不按比例）
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
引脚德网络nitions
引脚名称
A
0
– A
16
NC
WE
CE
OE
X
1
X
2
V
RTCcap
V
RTCbat
INT
V
SS
V
CC
HSB
V
帽
IO类型
输入
描述
地址输入用于选择其中的131,072字节中的nvSRAM的。
DQ0 - DQ7输入输出
双向数据IO线。
用作输入或输出线取决于操作
无连接
未连接。
该管脚没有连接到模
输入
输入
输入
产量
输入
写使能输入，低电平有效。
当选择低，实现了数据的IO引脚被写入
由CE的下降沿锁存的地址位置。
芯片使能输入，低电平有效。
当低，选择芯片。当HIGH ，取消选择的芯片。
输出使能，低电平有效。
该低电平有效OE输入使能时读取的数据输出缓冲器
周期。拉高OE HIGH导致IO引脚三态。
水晶连接，
驱动器上的水晶开始了。
水晶连接
对于32.768 kHz晶振。
电源
电容器提供备份的RTC电源电压。
（悬空，如果V
RTCbat
时）
电源
电池供应的备份的RTC电源电压。
（悬空，如果V
RTCcap
时）
产量
地
中断输出。
程序响应时钟闹钟，看门狗定时器和电源监视器。
可编程为高电平（推/拉）或低（漏极开路） 。
地面的装置。
必须连接到该系统的地面。
电源
电源输入到该设备。
输入输出
五金店忙。
当这种低输出表明五金店正在进行中。当
拉低外部芯片它发起的非易失性存储操作。内部弱上拉起来
电阻保持这个引脚为高电平，如果没有连接（连接可选）。
电源
自动存储
TM
电容。
提供电源的nvSRAM在断电时存储在SRAM数据
到非易失性元件。
文件编号： 001-06401修订版* E
分页： 24 2
[+ ]反馈
初步
设备操作
该CY14B101K的nvSRAM是由两个功能
成对在相同的物理电池组件，一个SRAM存储
细胞和非易失性QuantumTrap细胞。 SRAM存储器
电池作为一个标准的快速静态RAM 。转让
数据可以是从SRAM到非易失性细胞（对STORE
操作） ，或从非易失性细胞到SRAM（该RECALL
操作）。这种独特的架构允许所有的细胞是
存储和调用并行。在STORE和
RECALL操作SRAM的读写操作
抑制。该CY14B101K支持无限的读取和写入
就像一个典型的SRAM 。此外，它提供了无限
从非易失性单元和高达RECALL操作
200000存储操作。
CY14B101K
图1.自动存储模式
V
CC
V
帽
V
CC
10K欧姆
V
帽
WE
SRAM读
该CY14B101K执行一个读周期，每当CE和
OE为低，而WE和HSB高。地址
引脚指定的
0-16
确定哪一个131072的数据
字节将被访问。当读取由开始
地址变换，输出将吨的延迟之后是有效
AA
（读周期1 ） 。如果读通过CE或OE ，发起
输出将在t有效
ACE
或者在t
美国能源部
，以较迟者为准
（读周期2 ） 。数据输出一再响应
内的T地址变更
AA
而不需要访问时间
对任何控制输入引脚的转换。它仍然有效，直至
另一个地址变更，或直到CE或OE变为高电平，或
WE或HSB变为低电平。
在V的电压
帽
引脚通过一个电荷泵驱动到5V
内部的芯片。上拉必须放在我们拿着它
在上电期间无效。
为了减少不必要的非易失性存储，自动存储和
五金店操作将被忽略，除非至少有一个
自最近一次写操作发生
存储或调用周期。启动软件商店周期
一个写操作是否有考虑执行
发生了。通过该系统，如果检测监控HSB信号
一个自动存储周期正在进行中。
SRAM写
写周期完成时CE和WE都为低电平
和HSB高。地址输入必须是稳定的前
进入写周期，必须保持稳定，直到
CE或WE为高电平时，在周期的末端。在数据
通用IO引脚DQ
0–7
将被写入，如果存储器
数据是有效吨
SD
答：我们控制的写在年底前或
一个CE控制的写在年底前。建议
这OE保持高在整个写周期，以避免
数据总线争上常见的IO线。如果OE保持低电平，
内部电路断开输出缓冲器吨
HZWE
之后，我们
变低。
五金店（ HSB ）操作
该CY14B101K提供了HSB引脚用于控制和
在确认存储操作。使用HSB引脚来
请求五金店周期。当HSB引脚驱动
低， CY14B101K有条件启动STORE操作
吨后
延迟
。实际STORE周期只有开始，如果在写
SRAM的发生上次存储或调用周期。
在HSB引脚还充当开漏驱动器是内部
驱动为低电平，表示处于忙碌状态，而商店
（通过任何方式发起）正在进行中。
SRAM的读写操作都在进步
当HSB被拉低以任何方式给予时间
完成启动存储操作之前。 HSB后
变为低电平时， CY14B101K继续SRAM的操作
t
延迟
。在t
延迟
，多个SRAM读取操作
成行。如果一个写正在进行时HSB被拉低
这将允许一个时间t
延迟
，即可完成。然而，任何
HSB后要求SRAM写周期变低会
禁止直到返回HSB高。
在任何商店的操作，不管是怎么回事
开始时， CY14B101K继续推动HSB引脚为低电平，
释放它只有当存储完成。上
在存储操作完成CY14B101K保持
被禁止，直到HSB引脚为高电平。离开HSB
未连接的，如果它不被使用。
自动存储操作
使用三种之一的CY14B101K将数据存储到的nvSRAM
存储操作。这三个操作硬件
店由HSB激活，软件商店被激活
地址序列，并自动存储在设备断电。
自动存储操作QuantumTrap的一大特色
技术默认情况下，在CY14B101K启用。
在正常操作期间，该器件消耗的电流从V
CC
到连接至V的电容器进行充电
帽
引脚。此存储
电荷将通过该芯片可用于执行一个单一的商店
操作。如果在V的电压
CC
引脚低于V
开关
,
部分自动断开V
帽
引脚从V
CC
. A
STORE操作将通过随附的电源启动
V
帽
电容。
图1
示出了存储电容器的正确连接
(V
帽
）自动存储操作。参阅
表中，“直流
第14页上的电气特性， “
对于V的大小
帽
.
文件编号： 001-06401修订版* E
第24 3
0.1
U
F
[+ ]反馈
初步
硬件RECALL （上电）
在上电期间或之后任何低功率条件
(V
CC
＆ LT ; V
开关
），内部RECALL请求将被锁存。
当V
CC
再次超过V的检测电压
开关
,
召回周期将自动启动，并采取
t
HRECALL
来完成。
CY14B101K
转移到SRAM单元。之后的T
召回
周期
该SRAM将再次准备好读取和写入
operations.The RECALL操作不会改变数据
非易失性元素。
防止自动存储
通过启动一个自动存储禁用自动存储功能
禁用序列。读操作的顺序是
以类似于软件商店的方式执行
起始。要启动自动存储禁用序列中，
下面CE控制的读操作顺序必须
进行：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x8B45自动存储禁用
通过启动一个自动存储允许重新启用自动存储
序列。在执行读操作的序列
以类似于软件RECALL引发。要启动
所述自动存储使能序列，将按照下列顺序
CE控制的读操作必须执行：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x4B46自动存储启用
如果自动存储功能被禁用或重新启用手动
STORE操作（硬件或软件）需要颁发
通过以后的掉电保存自动存储状态
周期。部分来自与自动存储工厂
启用。
软件商店
使用软件地址序列，从传输数据
SRAM中的非易失性存储器。该CY14B101K软件
商店周期是通过执行顺序启动
从六个具体的地址位置CE控制的读周期
按正确的顺序。在商店周期的擦除
首先执行先前的非易失性数据，接着是
非易失性元素的节目。一旦STORE周期
发起进一步的输入和输出被禁止，直到循环
完成。
由于序列读取来自特定地址是
用于商店开始，重要的是，没有其它READ
或写访问干预的顺序。如果有
中间的读或写访问，顺序将
中止，并没有存储或调用发生。
要启动的软件商店周期，下面读
序列必须执行：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x8FC0启动STORE周期
该软件程序的时钟可以与CE控制
读或OE控制的读取。一旦在第六地址
该序列已被输入时， STORE周期
开始和芯片将被禁用。重要的是
读周期，而不是写周期的顺序使用。
该OE为低电平的序列是有效的，没有必要。
的T后
商店
周期已经满足，将SRAM
再次被激活，读取和写入操作。
数据保护
该CY14B101K保护数据从损坏中低
电压条件下抑制所有外部发起STORE
和写入操作。当检测到低电压状态
当V
CC
＆ LT ; V
开关
。如果CY14B101K处于写模式
（包括CE和WE低）在上电时，召回后，或在
一个店，写操作将被禁止，直到负
检测CE或WE过渡。这可以防止
在上电或掉电情况下的意外写操作。
软件RECALL
从非易失性存储器传送数据到SRAM
由一个软件地址序列。软件RECALL周期
与读操作的方式顺序启动
类似的软件商店开始。要启动
RECALL周期，将按照下列顺序CE的控制
读操作必须被执行的：
1.阅读地址0x4E38有效的读
2.读地址0xB1C7有效的读
3.阅读地址0x83E0有效的读
4.阅读地址0x7C1F有效的读
5.读地址0x703F有效的读
6.读地址0x4C63启动RECALL周期
在内部，召回是一个两步的过程。首先，对SRAM
数据被清除，且第二，非易失性信息是
噪声考虑
该CY14B101K是一个高速存储器，所以必须有
约0.1μF高频旁路电容
连接V之间
CC
和V
SS
使用线索和痕迹
是尽可能地短。与所有的高速CMOS集成电路，
小心路由功率，接地和信号降低电路
噪声。
文件编号： 001-06401修订版* E
第24 4
[+ ]反馈
初步
表1.模式选择
CE
H
L
L
L
WE
X
H
L
H
OE
X
L
X
L
A15 – A0
X
X
X
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x8B45
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x4B46
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x8FC0
0x4E38
0xB1C7
0x83E0
0x7C1F
0x703F
0x4C63
模式
未选择
读SRAM
写入SRAM
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
自动存储
关闭
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
自动存储
启用
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
非易失性
商店
读SRAM
读SRAM
读SRAM
读SRAM
读SRAM
非易失性
召回
IO
CY14B101K
动力
待机
活跃
活跃
活跃
[1, 2, 3]
输出高阻
输出数据
输入数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出数据
输出高阻
输出数据
输出数据
输出数据
输出数据
输出数据
输出高阻
L
H
L
活跃
[1, 2, 3]
L
H
L
我主动
CC2[1, 2, 3]
L
H
L
活跃
[1, 2, 3]
笔记
1.六个连续的地址位置必须是在列出的顺序。我们必须为高电平期间所有六个周期，使非易失性周期。
2.虽然对所述CY14B101K 17条地址线，只有较低的16条线路被用于控制软件模式。
3. IO状态取决于OE的状态。所示的投入产出表是基于OE低。
文件编号： 001-06401修订版* E
第24个5
[+ ]反馈
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