SONY
Σ
内存
描述
CXK79M72C165GB / CXK79M36C165GB
3/33/4
18MB 1x1Dp LVCMOS高速同步SRAM （ 256Kb的X 72或512KB ×36 ）
初步
该CXK79M72C165GB （由72位组织为262,144字）和CXK79M36C165GB （组织为524,288字
由36位）是高速CMOS同步静态RAM与通用I / O引脚。他们都符合制造
对于SigmaRAM定义的JEDEC标准的209引脚BGA封装的引脚
设备。它们集成了输入寄存器，高速
RAM中，输出寄存器和一个2级深的写入缓冲器在一个单片IC上。单倍数据速率（ SDR ）流水线（ PL ）阅读
操作和双晚写（ DLW ），写操作的支持，提供了一个高性能的用户界面。积极
并且提供了用于规定源同步操作的应用负输出时钟。
所有地址和控制输入信号被登记在CK输入时钟的上升沿。
在读操作期间，数据输出被驱动为有效一次，从CK的上升沿，地址和控制经过一个完整周期
信号被登记。
在写操作中，输入数据被登记一次，在CK的上升沿，地址和控制后两个完整的周期
信号被登记。
输出驱动器是串联端接和输出阻抗通过ZQ控制引脚可选。朱清时是联系在一起的“低”时，
对SRAM的输出驱动器的阻抗设置为 25Ω 。朱清时是联系在一起的“高”或悬空，的阻抗
SRAM的输出驱动器被设置为 50Ω 。
333 MHz工作频率（ 333 Mbps）的由一个单一的1.8V电源获得。使用提供JTAG边界扫描接口
的IEEE 1149.1标准的协议的一个子集。
特点
3速箱
-3
-33
-4
周期时间/数据访问时间
3.0ns / 2.0ns
3.3ns / 2.0ns
4.0ns / 2.1ns
1.8V单电源供电（V
DD
） ： 1.7V或1.75V （分钟）至1.95V （最大值）
专用输出电源电压（V
DDQ
） ： 1.4V （最小值）到V
DD
（最大）
LVCMOS兼容的I / O接口
通用I / O
单倍数据速率（ SDR ）的数据传输
流水线（ PL ）读操作
双晚写（ DLW ）写操作
与内部控制的线性突发地址序列连拍能力
突发长度的二，三，四，具有自动换行地址
完整的读/写数据一致性
字节写能力
单端输入时钟（ CK ）
数据为参考的输出时钟（ CQ1 ， CQ1 ， CQ2 ， CQ2 ）
通过专用控制引脚可选的输出驱动器阻抗（ ZQ ）
通过可编程的片上深度扩展能力（ 2或4银行）使（ E2 ， E3 ， EP2 ， EP3 ）
JTAG边界扫描（ IEEE子集标准1149.1 ）
209引脚（ 11x19 ） ， 1mm节距， 14毫米X 22毫米球栅阵列（ BGA ）封装
18MB 1x1Dp ， LVCMOS ，版本1.3
1 / 29
2003年11月18日
SONY
Σ
内存
CXK79M72C165GB / CXK79M36C165GB
256KB X 72引脚分配（顶视图）
初步
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
DQG
DQG
DQG
DQG
DQG
DQC
DQC
DQC
DQC
CQ2
DQH
DQH
DQH
DQH
DQD
DQD
DQD
DQD
DQD
2
DQG
DQG
DQG
DQG
DQC
DQC
DQC
DQC
DQC
CQ2
DQH
DQH
DQH
DQH
DQH
DQD
DQD
DQD
DQD
3
A
Bc
Bh
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
CK
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TMS
4
E2
Bg
Bd
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDI
5
A
NC
(x36)
NC
(144M)
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC
(72M)
A
A
6
ADV
W
E1
MCL
V
DD
ZQ
EP2
EP3
MCH
MCL
MCH
MCL
MCH
MCL
V
DD
MCL
A
A1
A0
7
A
A
NC
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC
(36M)
A
A
8
E3
Bb
Be
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDO
9
A
Bf
Ba
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TCK
10
DQB
DQB
DQB
DQB
DQF
DQF
DQF
DQF
DQF
CQ1
DQA
DQA
DQA
DQA
DQA
DQE
DQE
DQE
DQE
11
DQB
DQB
DQB
DQB
DQB
DQF
DQF
DQF
DQF
CQ1
DQA
DQA
DQA
DQA
DQE
DQE
DQE
DQE
DQE
18MB 1x1Dp ， LVCMOS ，版本1.3
2 / 29
2003年11月18日
SONY
Σ
内存
CXK79M72C165GB / CXK79M36C165GB
512KB ×36引脚分配（顶视图）
初步
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
NC
NC
NC
NC
NC
DQC
DQC
DQC
DQC
CQ2
NC
NC
NC
NC
DQD
DQD
DQD
DQD
DQD
2
NC
NC
NC
NC
DQC
DQC
DQC
DQC
DQC
CQ2
NC
NC
NC
NC
NC
DQD
DQD
DQD
DQD
3
A
Bc
NC
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
CK
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TMS
4
E2
NC
Bd
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDI
5
A
A
(x36)
NC
(144M)
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC
(72M)
A
A
6
ADV
W
E1
MCL
V
DD
ZQ
EP2
EP3
MCH
MCL
MCH
MCL
MCH
MCL
V
DD
MCL
A
A1
A0
7
A
A
NC
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC
(36M)
A
A
8
E3
Bb
NC
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDO
9
A
NC
Ba
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TCK
10
DQB
DQB
DQB
DQB
NC
NC
NC
NC
NC
CQ1
DQA
DQA
DQA
DQA
DQA
NC
NC
NC
NC
11
DQB
DQB
DQB
DQB
DQB
NC
NC
NC
NC
CQ1
DQA
DQA
DQA
DQA
NC
NC
NC
NC
NC
18MB 1x1Dp ， LVCMOS ，版本1.3
3 / 29
2003年11月18日
SONY
Σ
内存
CXK79M72C165GB / CXK79M36C165GB
引脚说明
初步
符号
A
A1, A0
DQA ， DQB
DQC ， DQD
DQE ， DQF
DQG ， DQH
TYPE
输入
输入
I / O
QUANTITY
x72 = 16
x36 = 17
2
x72 = 72
x36 = 36
描述
地址输入 - 注册于CK的上升沿。
地址输入1,0 - 注册在CK的上升沿。初始化爆计数器。
数据输入/输出 - 写操作期间注册在CK的上升沿。
在读操作期间，从CK的上升沿驱动。
DQA - 表示数据字节一个
DQB - 表示数据字节B
DQC - 表示数据字节
DQD - 表示数据字节
DQE - 表示数据字节é
DQF - 表示数据字节F
DQG - 表示数据字节克
DQH - 表示数据字节
输入时钟
输出时钟
芯片使能控制输入 - 注册于CK的上升沿。
E1 = 0使设备能够接受读取和写入命令。
E1 = 1禁用该设备。
参见更多信息，时钟真值表部分。
可编程芯片使能控制输入 - 注册于CK的上升沿。看
时钟真值表和深度扩展部分以获取更多信息。
可编程芯片使能有效电平选择输入 - 这些引脚必须绑
“高”或“低”在上电时。看到时钟真值表和深度扩展节
系统蒸发散获取更多信息。
地址提前控制输入 - 注册于CK的上升沿。
ADV = 0加载一个新的地址，并开始一个新的操作时，该设备是
启用。
ADV = 1递增的地址，并继续之前的操作时，
设备被使能。
参见更多信息，时钟真值表部分。
写使能控制输入 - 注册于CK的上升沿。
W = 0指定当ADV = 0，该装置使能写操作。
W = 1指定时ADV = 0，允许设备的读操作。
参见更多信息，时钟真值表部分。
字节写使能控制输入 - 注册于CK的上升沿。
BA = 0
在写操作期间指定的数据写入一个字节
Bb = 0
在写操作期间指定写入的数据字节B
BC = 0
在写操作期间指定写入的数据字节
BD = 0
在写操作期间指定写入的数据字节
是= 0
在写操作期间指定写入的数据字节é
BF = 0
在写操作期间指定写入的数据字节F
BG = 0
在写操作期间指定写入的数据字节克
BH = 0
在写操作期间指定写入的数据字节
参见更多信息，时钟真值表部分。
输出阻抗控制输入 - 该引脚必须绑“高”或“低”在上电时。
ZQ = 0时 25Ω输出阻抗
ZQ = 1时 50Ω输出阻抗
注：此引脚也可以悬空。这是弱上拉“高”在内部。
CK
CQ1 ， CQ1
CQ2 ， CQ2
E1
输入
产量
输入
1
4
1
E2, E3
EP2 ， EP3
输入
输入
2
2
ADV
输入
1
W
输入
1
BA， BB， BC
BD ， BE，的Bf
BG ，BH
输入
x72 = 8
x36 = 4
ZQ
输入
1
18MB 1x1Dp ， LVCMOS ，版本1.3
4 / 29
2003年11月18日
SONY
Σ
内存
符号
V
DD
V
DDQ
V
SS
TCK
TMS
TDI
TDO
MCL
MCH
NC
输入
输入
输入
产量
*输入*
*输入*
TYPE
QUANTITY
14
24
30
1
1
1
1
5
3
x72 = 18
x36 = 57
CXK79M72C165GB / CXK79M36C165GB
描述
1.8V内核电源 - 核心供电电压。
输出电源 - 输出缓冲器的电源电压。
地
JTAG时钟
JTAG模式选择 - 弱上拉“高”在内部。
JTAG数据输入 - 弱上拉“高”在内部。
JTAG数据输出
必须连接“低” - 可能不是真实的输入引脚。
必须连接“高” - 可能不是真实的输入引脚。
初步
无连接 - 这些引脚是真正的无连接时，即没有内部芯片连接
这些引脚。他们可以悬空或者直接连接到V
SS
.
18MB 1x1Dp ， LVCMOS ，版本1.3
5 / 29
2003年11月18日
SONY
Σ
内存
描述
CXK79M72C165GB
CXK79M36C165GB
CXK79M18C165GB
33/4/5
初步
18MB 1x1Dp LVCMOS高速同步SRAM （ 256Kb的X 72或512KB ×36或为1Mb ×18 ）
该CXK79M72C165GB （由72位组织为262,144字） ， CXK79M36C165GB （ 36组织为524,288字
位） ，并且CXK79M18C165GB （由18位组织为1,048,576个字）是高速的CMOS同步静态RAM
与通用I / O引脚。他们都符合定义的JEDEC标准的209引脚BGA封装的引脚制造
为SigmaRAMs 。它们集成了输入寄存器，高速RAM中，输出寄存器，以及一个两深写缓冲器到单个
单片IC 。单倍数据速率（ SDR ）流水线（ PL ）读操作和双晚写（ DLW ）写操作都支持
移植，提供了一个高性能的用户界面。提供了对应用程序正，负输出时钟
源同步操作。
所有地址和控制输入信号被登记在CK输入时钟的上升沿。
在读操作期间，数据输出被驱动为有效一次，从CK的上升沿，地址和控制经过一个完整周期
信号被登记。
在写操作中，输入数据被登记一次，在CK的上升沿，地址和控制后两个完整的周期
信号被登记。
输出驱动器是串联端接和输出阻抗通过ZQ控制引脚可选。朱清时是联系在一起的“低”时，
对SRAM的输出驱动器的阻抗设置为 25Ω 。朱清时是联系在一起的“高”或悬空，的阻抗
SRAM的输出驱动器被设置为 50Ω 。
300 MHz工作频率（ 300 Mbps）的由一个单一的1.8V电源获得。使用提供JTAG边界扫描接口
的IEEE 1149.1标准的协议的一个子集。
特点
3速箱
-33
-4
-5
周期时间/数据访问时间
3.3ns / 1.8ns
4.0ns / 2.1ns
5.0ns / 2.3ns
1.8V单电源供电（V
DD
） ： 1.7V （分钟）至1.95V （最大值）
专用输出电源电压（V
DDQ
） ： 1.4V （最小值）到V
DD
（最大）
LVCMOS兼容的I / O接口
通用I / O
单倍数据速率（ SDR ）的数据传输
流水线（ PL ）读操作
双晚写（ DLW ）写操作
与内部控制的线性突发地址序列连拍能力
突发长度的二，三，四，具有自动换行地址
完整的读/写数据一致性
字节写能力
单端输入时钟（ CK ）
数据为参考的输出时钟（ CQ1 ， CQ1 ， CQ2 ， CQ2 ）
通过专用控制引脚可选的输出驱动器阻抗（ ZQ ）
通过可编程的片上深度扩展能力（ 2或4银行）使（ E2 ， E3 ， EP2 ， EP3 ）
JTAG边界扫描（ IEEE子集标准1149.1 ）
209引脚（ 11x19 ） ， 1mm节距， 14毫米X 22毫米球栅阵列（ BGA ）封装
18MB 1x1Dp ， LVCMOS ，版本1.0
1 / 30
2002年7月19日
SONY
Σ
内存
CXK79M72C165GB / CXK79M36C165GB / CXK79M18C165GB
256KB X 72引脚分配（顶视图）
初步
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
DQG
DQG
DQG
DQG
DQG
DQC
DQC
DQC
DQC
CQ2
DQH
DQH
DQH
DQH
DQD
DQD
DQD
DQD
DQD
2
DQG
DQG
DQG
DQG
DQC
DQC
DQC
DQC
DQC
CQ2
DQH
DQH
DQH
DQH
DQH
DQD
DQD
DQD
DQD
3
A
Bc
Bh
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
CK
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TMS
4
E2
Bg
Bd
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDI
5
A
NC
(x36)
NC
(144M)
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC
(72M)
A
A
6
ADV
W
E1
MCL
V
DD
ZQ
EP2
EP3
MCH
MCL
MCH
MCL
MCH
MCL
V
DD
MCL
A
A1
A0
7
A
A
NC
(x18)
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC
(36M)
A
A
8
E3
Bb
Be
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDO
9
A
Bf
Ba
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TCK
10
DQB
DQB
DQB
DQB
DQF
DQF
DQF
DQF
DQF
CQ1
DQA
DQA
DQA
DQA
DQA
DQE
DQE
DQE
DQE
11
DQB
DQB
DQB
DQB
DQB
DQF
DQF
DQF
DQF
CQ1
DQA
DQA
DQA
DQA
DQE
DQE
DQE
DQE
DQE
18MB 1x1Dp ， LVCMOS ，版本1.0
2 / 30
2002年7月19日
SONY
Σ
内存
CXK79M72C165GB / CXK79M36C165GB / CXK79M18C165GB
512KB ×36引脚分配（顶视图）
初步
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
NC
NC
NC
NC
NC
DQC
DQC
DQC
DQC
CQ2
NC
NC
NC
NC
DQD
DQD
DQD
DQD
DQD
2
NC
NC
NC
NC
DQC
DQC
DQC
DQC
DQC
CQ2
NC
NC
NC
NC
NC
DQD
DQD
DQD
DQD
3
A
Bc
NC
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
CK
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TMS
4
E2
NC
Bd
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDI
5
A
A
(x36)
NC
(144M)
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC
(72M)
A
A
6
ADV
W
E1
MCL
V
DD
ZQ
EP2
EP3
MCH
MCL
MCH
MCL
MCH
MCL
V
DD
MCL
A
A1
A0
7
A
A
NC
(x18)
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC
(36M)
A
A
8
E3
Bb
NC
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDO
9
A
NC
Ba
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TCK
10
DQB
DQB
DQB
DQB
NC
NC
NC
NC
NC
CQ1
DQA
DQA
DQA
DQA
DQA
NC
NC
NC
NC
11
DQB
DQB
DQB
DQB
DQB
NC
NC
NC
NC
CQ1
DQA
DQA
DQA
DQA
NC
NC
NC
NC
NC
18MB 1x1Dp ， LVCMOS ，版本1.0
3 / 30
2002年7月19日
SONY
Σ
内存
CXK79M72C165GB / CXK79M36C165GB / CXK79M18C165GB
1MB ×18引脚分配（顶视图）
初步
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
NC
NC
NC
NC
NC
DQB
DQB
DQB
DQB
CQ2
NC
NC
NC
NC
NC
NC
NC
NC
NC
2
NC
NC
NC
NC
DQB
DQB
DQB
DQB
DQB
CQ2
NC
NC
NC
NC
NC
NC
NC
NC
NC
3
A
Bb
NC
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
CK
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TMS
4
E2
NC
NC
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDI
5
A
A
(x36)
NC
(144M)
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC
(72M)
A
A
6
ADV
W
E1
MCL
V
DD
ZQ
EP2
EP3
MCH
MCL
MCH
MCL
MCH
MCL
V
DD
MCL
A
A1
A0
7
A
A
A
(x18)
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC
(36M)
A
A
8
E3
NC
NC
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDO
9
A
NC
Ba
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TCK
10
NC
NC
NC
NC
NC
NC
NC
NC
NC
CQ1
DQA
DQA
DQA
DQA
DQA
NC
NC
NC
NC
11
NC
NC
NC
NC
NC
NC
NC
NC
NC
CQ1
DQA
DQA
DQA
DQA
NC
NC
NC
NC
NC
18MB 1x1Dp ， LVCMOS ，版本1.0
4 / 30
2002年7月19日
SONY
Σ
内存
CXK79M72C165GB / CXK79M36C165GB / CXK79M18C165GB
引脚说明
初步
符号
A
TYPE
输入
QUANTITY
x72 = 16
x36 = 17
x18 = 18
2
x72 = 72
x36 = 36
x18 = 18
描述
地址输入 - 注册于CK的上升沿。
A1, A0
DQA ， DQB
DQC ， DQD
DQE ， DQF
DQG ， DQH
输入
I / O
地址输入1,0 - 注册在CK的上升沿。初始化爆计数器。
数据输入/输出 - 写操作期间注册在CK的上升沿。
在读操作期间，从CK的上升沿驱动。
DQA - 表示数据字节一个
DQB - 表示数据字节B
DQC - 表示数据字节
DQD - 表示数据字节
DQE - 表示数据字节é
DQF - 表示数据字节F
DQG - 表示数据字节克
DQH - 表示数据字节
输入时钟
输出时钟
芯片使能控制输入 - 注册于CK的上升沿。
E1 = 0使设备能够接受读取和写入命令。
E1 = 1禁用该设备。
参见更多信息，时钟真值表部分。
可编程芯片使能控制输入 - 注册于CK的上升沿。看
时钟真值表和深度扩展部分以获取更多信息。
可编程芯片使能有效电平选择输入 - 这些引脚必须绑
“高”或“低”在上电时。看到时钟真值表和深度扩展节
系统蒸发散获取更多信息。
地址提前控制输入 - 注册于CK的上升沿。
ADV = 0加载一个新的地址，并开始一个新的操作时，该设备是
启用。
ADV = 1递增的地址，并继续之前的操作时，
设备被使能。
参见更多信息，时钟真值表部分。
写使能控制输入 - 注册于CK的上升沿。
W = 0指定当ADV = 0，该装置使能写操作。
W = 1指定时ADV = 0，允许设备的读操作。
参见更多信息，时钟真值表部分。
字节写使能控制输入 - 注册于CK的上升沿。
BA = 0
在写操作期间指定的数据写入一个字节
Bb = 0
在写操作期间指定写入的数据字节B
BC = 0
在写操作期间指定写入的数据字节
BD = 0
在写操作期间指定写入的数据字节
是= 0
在写操作期间指定写入的数据字节é
BF = 0
在写操作期间指定写入的数据字节F
BG = 0
在写操作期间指定写入的数据字节克
BH = 0
在写操作期间指定写入的数据字节
参见更多信息，时钟真值表部分。
输出阻抗控制输入 - 该引脚必须绑“高”或“低”在上电时。
ZQ = 0时 25Ω输出阻抗
ZQ = 1时 50Ω输出阻抗
注：此引脚也可以悬空。这是弱上拉“高”在内部。
CK
CQ1 ， CQ1
CQ2 ， CQ2
E1
输入
产量
输入
1
4
1
E2, E3
EP2 ， EP3
输入
输入
2
2
ADV
输入
1
W
输入
1
BA， BB， BC
BD ， BE，的Bf
BG ，BH
输入
x72 = 8
x36 = 4
x18 = 2
ZQ
输入
1
18MB 1x1Dp ， LVCMOS ，版本1.0
5 / 30
2002年7月19日
QQ：2880707522 复制
