SONY
Σ
内存
描述
CXK79M36C162GB
33/4/5
初步
18MB 1x2Lp HSTL高速同步SRAM （ 512KB ×36 ）
该CXK79M36C162GB是一个高速CMOS同步静态RAM与通用I / O引脚。它是在制造的COM
顺应性与SigmaRAM定义的JEDEC标准的209引脚BGA封装的引脚排列
设备。它集成了输入寄存器，
高速RAM中，输出寄存器和一个2级深的写入缓冲器在一个单片IC上。双倍数据速率（ DDR ）流水线式
支持（PL）的读操作和写延时（LW）的写操作，从而提供了高性能的用户界面。积极
并且提供了用于规定源同步操作的应用负输出时钟。
所有地址和控制输入信号被登记在CK的差分输入时钟信号的上升沿。
在读操作期间，数据输出被驱动为有效两次，从CK的上升沿和下降沿两者，开始一个完整周期
后的地址和控制信号被登记。
在写操作中，输入数据被登记了两次，在CK的上升沿和下降沿两者，之后开始一个完整周期
地址和控制信号被登记。
由于两块数据读取过程中始终转移和写入操作，在 - 的最显著地址位
ternal存储阵列不能作为一个外部地址引脚，此设备。的外部地址引脚因此，数
提供给该设备比设备的指定深度（即512KB ×36装置具有18 ，而不是19 ，外径小于
地址引脚） 。并且，用户不能选择在其中读入2个数据的顺序。阅读总是在提供数据
在它被写入的顺序相同。
输出驱动器是串联端接和输出阻抗通过ZQ控制引脚进行编程。当一个外部电阻器
RQ连接ZQ和V之间
SS
，对SRAM的输出驱动器的阻抗设置为 RQ / 5 。
300 MHz工作频率（ 600 Mbps）的由一个单一的1.8V电源获得。使用提供JTAG边界扫描接口
的IEEE 1149.1标准的协议的一个子集。
特点
3速箱
-33
-4
-5
周期时间/数据访问时间
3.3ns / 1.8ns
4.0ns / 2.1ns
5.0ns / 2.3ns
1.8V单电源供电（V
DD
） ： 1.7V （分钟）至1.95V （最大值）
专用输出电源电压（V
DDQ
） ： 1.4V （最小值）到V
DD
（最大）
使用专用的输入参考电压HSTL兼容的I / O接口（V
REF
): V
DDQ
/ 2的典型
通用I / O
双倍数据速率（ DDR ）的数据传输
流水线（ PL ）读操作
延迟写（ LW ）写操作
与内部控制的线性突发地址序列连拍能力
突发的两个或四个长度，自动换行地址
完整的读/写数据一致性
差分输入时钟（ CK和CK ）
数据为参考的输出时钟（ CQ1 ， CQ1 ， CQ2 ， CQ2 ）
通过专用控制引脚可编程输出驱动器阻抗（ ZQ ）
通过可编程的片上深度扩展能力（ 2或4银行）使（ E2 ， E3 ， EP2 ， EP3 ）
JTAG边界扫描（ IEEE子集标准1149.1 ）
209引脚（ 11x19 ） ， 1mm节距， 14毫米X 22毫米球栅阵列（ BGA ）封装
18MB 1x2Lp ， HSTL ，版本1.1
1 / 25
2002年11月8日
QQ：2880707522 复制
