【SONY描述CXK77Q36B80AGB / CXK77Q18B80AGB 28/33/37/4初步】,IC型号CXK77Q36B80AGB,CXK77Q36B80AGB PDF资料,CXK77Q36B80AGB经销商,ic,电子元器件-51电子网

SONY

描述

CXK77Q36B80AGB / CXK77Q18B80AGB 28/33/37/4

初步

8MB LW LS RR HSTL高速同步SRAM （ 256K ×36或512K ×18 ）

该CXK77Q36B80AGB （ 36位组织为262,144字）和CXK77Q18B80AGB （组织为524,288字

由18位）是高速CMOS同步静态RAM与通用I / O引脚。这些同步SRAM集成了输入

寄存器，高速RAM中，输出寄存器，和一深的写入缓冲器在一个单片IC上。寄存器 - 寄存器（R -R ）

读操作和写延时（LW）的写入操作的支持，提供了一个高性能的用户界面。

操作两个不同的RR模式支持，通过M2模式引脚选择。当M 2为“高” ，这些器件的功能

作为常规的RR的SRAM ，和销4P用作常规的SA地址输入。当M 2为“低” ，这些设备功能

和灰作为后期选择（ LS ） RR的SRAM ，以及引脚4P用作晚期选择SAS地址输入。

当选择延迟选择RR模式下， SRAM芯片内部被分成两个组。在写操作时， SAS是稳压

istered在同一周期中的其它地址和控制信号，并用于选择哪个银行的输入数据是最终

写入（通过写入流水线中的一个阶段）。在读操作期间， SAS正在注册一个完整的时钟周期之后的其他

地址和控制信号，并用于选择从该银行的输出数据被读出。

所有的地址和控制输入信号，除了G（输出使能）和ZZ （睡眠模式）上注册的K上升沿

（输入时钟）。

在读操作期间，输出数据被选自K的上升沿驱动有效，所有地址和控制经过一个完整的时钟周期

的输入信号（除了SAS）的注册。

在写操作中，输入数据被登记K上的上升沿，经过一个完整时钟周期的所有地址和控制输入

信号（包括SAS）的注册。

输出驱动器系列终止，并且输出阻抗是可编程的，通过一个外部阻抗匹配

电阻RQ 。通过ZQ和V之间的连接RQ

中，所有DQ管脚的输出阻抗可以被精确地控制。

休眠（低功耗模式）的控制是通过异步ZZ输入提供。从单一得到350 MHz运行

2.5V或3.3V电源。采用IEEE 1149.1标准的协议的一个子集，提供JTAG边界扫描接口。

特点

4速箱

-28

-33

-37 (-37A)

-4 (-4A)

周期时间/访问时间

2.8ns / 1.6ns

3.3ns / 1.6ns

3.7ns / 1.8ns （ 1.6ns ）

4.0ns / 2.0ns （ 1.8ns ）

单2.5V或3.3V电源（V

): 2.5V

5％或3.3V

专用输出电源电压（V

DDQ

）： 1.5V或1.8V的典型

与专用的输入参考电压HSTL兼容的I / O接口（V

REF

):V

DDQ

/ 2的典型

寄存器 - 寄存器（R -R ）读操作

晚写（ LW ）写操作

常规或晚期选择（ LS ）的运作模式，通过专用的模式引脚可选（ M2 ）

完全读/写一致性

字节写能力

两个周期取消

差分输入时钟（K / K）

异步输出使能（ G）

可编程阻抗输出驱动器

睡眠（断电）通过专用的模式引脚模式（ ZZ ）

JTAG边界扫描（ IEEE子集标准1149.1 ）

119引脚（ 7x17 ）， 1.27mm间距， 14毫米X 22毫米球栅阵列（ BGA ）封装

8MB LW R- R和R - R W / LS ，版本1.6

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二○○一年十月一十八日

SONY

CXK77Q36B80AGB / CXK77Q18B80AGB

256K ×36引脚分配（顶视图）

DDQ

DQC

DDQ

DQC

DDQ

DQD

DDQ

DQD

DDQ

(2)

DQC

DQD

(1)

TMS

SBWc

REF

SBWd

(4)

TDI

SA / SAS

(6)

TCK

SBWb

REF

SBWa

(5)

TDO

DQB

DQA

(1)

RSVD

(3)

初步

DDQ

DQB

DDQ

DQB

DDQ

DQA

DDQ

DQA

DDQ

注意事项：

1.焊盘位置2T和6T是真正的无式接口。然而，它们被定义为在×18 LW SRAM的SA的地址输入端。

2.垫位置2B是一个真正的无连接。然而，它被定义为在16Mb的LW的SRAM的SA地址输入。

3.垫位置6U必须悬空。它是用于内部测试目的而使用索尼。

4.垫位置3R被定义为M1模式引脚LW的SRAM 。但是，它必须在将器件连接“低” 。

5.垫位置5R被定义为M2的模销在该装置中。它必须连接的“高”或“低” 。当M2绑

“高”时，此装置用作常规的RR的SRAM 。当M 2是并列“低” ，该装置用作

后期选择R -R SRAM 。

6.焊盘位置4P被定义为在LW的SRAM的SA地址输入。然而，它的功能与常规的SA AD-

穿着输入该设备只有当M2绑“高” 。它的功能在此一晚选择SAS地址输入

当M2绑“低”的设备。

8MB LW R- R和R - R W / LS ，版本1.6

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二○○一年十月一十八日

SONY

CXK77Q36B80AGB / CXK77Q18B80AGB

512K ×18引脚分配（顶视图）

DDQ

DQB

(1b)

DDQ

(1b)

DQB

DDQ

(1b)

DQB

DDQ

DQB

(1b)

DDQ

(2)

(1b)

DQB

(1b)

DQB

(1b)

DQB

(1b)

DQB

(1b)

DQB

TMS

SBWb

REF

(4)

TDI

SA / SAS

(6)

(1a)

TCK

REF

SBWa

(5)

TDO

DQA

(1b)

DQ6a

(1b)

DQA

(1b)

DQA

(1b)

DQA

(1b)

RSVD

(3)

初步

DDQ

(1b)

DQA

DDQ

DQA

(1b)

DDQ

DQA

(1b)

DDQ

(1b)

DQA

DDQ

注意事项：

1A 。垫位置4T是一个真正的无连接。然而，它被定义为在对x36 LW的SRAM的SA地址输入。

1B 。焊盘位置2D ， 7D ， 1E ， 6E ， 2F ， 1G ， 6G ， 2H ， 7H ， 1K ， 6K ， 2L ， 7L ， 6M ， 2N ， 7N ， 1P和6P是真正的无式接口。

然而，它们被定义为DQ数据输入/在对x36 LW SRAM的输出。

2.垫位置2B是一个真正的无连接。然而，它被定义为在16Mb的LW的SRAM的SA地址输入。

3.垫位置6U必须悬空。它是用于内部测试目的而使用索尼。

4.垫位置3R被定义为M1模式引脚LW的SRAM 。但是，它必须在将器件连接“低” 。

5.垫位置5R被定义为M2的模销在该装置中。它必须连接的“高”或“低” 。当M2绑

“高”时，此装置用作常规的RR的SRAM 。当M 2是并列“低” ，该装置用作

后期选择R -R SRAM 。

6.焊盘位置4P被定义为在LW的SRAM的SA地址输入。然而，它的功能与常规的SA AD-

穿着输入该设备只有当M2绑“高” 。它的功能在此一晚选择SAS地址输入

当M2绑“低”的设备。

8MB LW R- R和R - R W / LS ，版本1.6

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二○○一年十月一十八日

SONY

CXK77Q36B80AGB / CXK77Q18B80AGB

引脚说明

初步

符号

SAS

TYPE

输入

描述

同步地址输入 - 注册于K的上升沿

同步延迟选择地址输入（晚选择RR模式） - 注册在上升

K.边缘采样后，在读操作的其他地址和控制输入一个周期。

在写操作期间采样周期相同的其它地址和控制输入。

同步数据输入/输出 - 写操作期间登记日K的上升沿。

在读操作期间选自K的上升沿驱动。

DQA - 表示数据字节一个

DQB - 表示数据字节B

DQC - 表示数据字节

DQD - 表示数据字节

差分输入时钟

同步选择输入 - 注册于K的上升沿

指定一个写操作时， SW = 0

SS = 0

指定读出操作时， SW = 1

指定一个取消操作

SS = 1

全球同步的写使能输入 - 注册于K的上升沿

指定一个写操作时， SS = 0的

SW = 0

指定读出操作时， SS = 0

SW = 1

同步字节写使能输入 - 注册于K的上升沿

SBWa = 0指定数据写入一个字节时， SS = 0， SW = 0

SBWb = 0指定写入的数据字节b当SS = 0， SW = 0

SBWc = 0指定数据字节写入c当SS = 0， SW = 0

SBWd = 0指定写入的数据字节d出现SS = 0， SW = 0

异步输出使能输入 - 拉高（高）禁用数据输出驱动器。

异步睡眠模式输入 - 断言（高）强制SRAM进入低功耗模式。

读操作协议选择1 - 此模式引脚必须与“低”在上电时，选择稳压

存器 - 寄存器读操作

读操作协议选择2 - 此模式引脚必须连接到“高”或“低”在上电时。

M2 = 0

选择后期选择R -R的功能

M2 = 1

选择现有的R -R的功能

输出阻抗控制电阻输入 - 该引脚必须连接到V

通过一个外部

最终电阻RQ编程数据输出驱动器阻抗。见可编程输出驱动器

有关详细信息，阻抗剖面

2.5V或3.3V内核电源 - 核心供电电压。

输出电源 - 输出缓冲器的电源电压。

输入参考电压 - 输入缓冲区阈值电压。

地

DQA ， DQB

DQC ， DQD

I / O

K, K

输入

SBWa ， SBWb ，

SBWc ， SBWd

输入

DDQ

REF

TCK

TMS

TDI

TDO

RSVD

输入

产量

JTAG时钟

JTAG模式选择 - 弱上拉“高”在内部。

JTAG数据输入 - 弱上拉“高”在内部。

JTAG数据输出

保留 - 该引脚只用于索尼的测试目的。必须悬空。

无连接 - 这些引脚是真正的无连接时，即没有内部芯片连接到这些

销。他们可以悬空或者直接连接到V

, V

DDQ

或V

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8MB LW R- R和R - R W / LS ，版本1.6

SONY

CXK77Q36B80AGB / CXK77Q18B80AGB

初步

时钟真值表

→

)

SBWx

)

手术

休眠（低功耗模式）

DESELECT

读

写的所有字节

写字节， SBWx = L

中止写

)

嗨 - z

n+1

)

嗨 - z

Q （T

)

（T

)

（T

)

嗨 - z

动态M2模式引脚状态变化

虽然M2被定义为静态的输入（即，它必须连接到“高”或“低”在加电时），在某些情况下（如

驱动器测试）过程中，可能希望以动态地改变它的状态（即，无需首先关闭电源的SRAM）的

同时保留在存储器阵列的内容。如果是的话，下面的条件必须满足：

1.至少两（2 ）个连续取消选择操作之前必须改变M2的状态开始，以确保

最近读或写操作成功完成。

2.至少有32 （ 32 ）连续取消操作之前必须读任何改变M2的状态后启动

或写操作可以被发起的，以使SRAM的足够的时间来识别状态的改变。

休眠（低功耗模式）

睡眠（省电）模式，通过异步输入信号ZZ提供。当ZZ是断言（高），输出

司机会去高阻状态， SRAM将开始绘制的待机电流。存储器阵列的内容将是

保存完好。一个使能时间（t

ZZE

）必须满足的SRAM被保证是处于睡眠模式之前，并且恢复时间

ZZR

）必须得到满足之前， SRAM可以恢复正常运行。

可编程的输出驱动器阻抗

这些器件具有可编程阻抗输出驱动器。的输出阻抗是由一个外部电阻器来控制，

RQ ，连接之间的SRAM的ZQ引脚和V

和等于五分之一此电阻的值，名义上。看

欲了解更多信息直流电气特性部分。

输出阻抗被更新时，输出驱动器处于高阻状态。因此，阻抗会更新

写发生在和取消操作，当G无效（高）（见

注1

下文）。上电时， 8192时钟

周期接着一个阻抗更新通过上述三种方法中的一种需要，以确保输出

把阻抗达到所希望的值。上电后，通过三种方法之一阻抗定期更新

如上所述，也需要确保该输出阻抗保持规定的公差范围内。

注1 ：

为了使SRAM的足够的时间来更新所述输出阻抗当G为无效（高）中，G必须

满足建立和保持时间与k的时钟。看到AC电气特性章节以获取更多信息。

上电顺序

对于可靠性的目的， Sony建议的电源开机按以下顺序： V

, V

DDQ

REF

和输入。 V

DDQ

不应该超过V

。如果此电源时序不能满足，大旁路二极管

可能需要V之间

和V

DDQ

。请联系索尼记忆应用部门以获取更多信息。

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