SONY
CXK77P36E160GB / CXK77P18E160GB
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初步
16MB LW RL HSTL高速同步SRAM （ 512K ×36或1M ×18 ）
8MB LW RL W / EC HSTL高速同步SRAM （ 256K ×36或512K ×18 ）
描述
该CXK77P36E160GB （ 36位组织为524,288字）和CXK77P18E160GB （组织为1,048,576字
由18位）是高速CMOS同步静态RAM与通用I / O引脚。这些同步SRAM集成了输入
寄存器，高速RAM中，输出锁存器，和一个1级深的写入缓冲器在一个单片IC上。注册会员 - 锁存器（ R- L）阅读
操作和写延时（LW）的写入操作的支持，提供了一个高性能的用户界面。
操作两个不同的RL模式支持，通过M2模式引脚选择。当M 2为“高” ，这些器件的功能
作为常规16Mb的RL的SRAM ，和销2B用作常规的SA地址输入。当M 2为“低” ，这些器件
功能纠错（ EC ）和8Mb RL的SRAM和引脚2B被忽略。
当选择纠错8Mb的RL的模式下， SRAM被分为两个存储体的内部 - 一个“主”银行和一个
“次要”的银行。在写操作中，输入的数据最终被写入到内部都银行（通过写的一个阶段
流水线） 。在读操作期间，数据从内部两岸读取和基层银行数据的每个字节都被单独
奇偶校验检查。如果主数据的一个特定字节的奇偶性是正确的（即， “奇数” ） ，它的驱动有效的外部。如果
主数据的一个特定字节的奇偶校验位不正确（即， “偶” ） ，它被丢弃，并且二次对应字节
银行数据驱动的有效外部。初级/次级的银行数据选择执行对每个数据字节独立。
从二级银行的读数据不校验检查。
从写缓冲区中读取数据不校验检查。
除ZZ所有的地址和控制输入信号（睡眠模式）上注册K（输入时钟）的上升沿。
在读操作期间，输出数据是从钾下降沿被有效时，地址后半个时钟周期被登记。
在写操作中，输入数据被登记K上的上升沿，该地址后一个完整的时钟周期被登记。
输出驱动器系列终止，并且输出阻抗是可编程的，通过一个外部阻抗匹配
电阻RQ 。通过ZQ和V之间的连接RQ
SS
中，所有DQ管脚的输出阻抗可以被精确地控制。
休眠（低功耗模式）的控制是通过异步ZZ输入提供。从单一得到250MHz的工作频率
3.3V电源。采用IEEE 1149.1标准的协议的一个子集，提供JTAG边界扫描接口。
特点
4速箱
-4 （ -4A ） （ -4B ）
-42 （ -42A ） （ -42B ）
-43 （ -43A ） （ -43B ）
-44
周期时间/访问时间
4.0ns / 3.9ns （ 3.8ns ） （ 3.7ns ）
4.2ns / 4.2ns （ 4.1ns ） （ 4.0ns ）
4.3ns / 4.5ns （ 4.4ns ） （ 4.3ns ）
4.4ns / 4.7ns
单3.3V电源（V
DD
): 3.3V
±
5%
专用输出电源电压（V
DDQ
） ： 1.9V典型
与专用的输入参考电压HSTL兼容的I / O接口（V
REF
） ： 0.85V典型
注册会员 - 锁存器（ R- L）读操作
晚写（ LW ）写操作
传统16Mb的操作或纠错（ EC ）和8Mb模式，通过专用的模式引脚可选（ M2 ）
完全读/写一致性
字节写能力
一个周期取消
差分输入时钟（K / K）
可编程阻抗输出驱动器
睡眠（断电）通过专用的模式引脚模式（ ZZ ）
JTAG边界扫描（ IEEE子集标准1149.1 ）
119引脚（ 7x17 ） ， 1.27mm间距， 14毫米X 22毫米球栅阵列（ BGA ）封装
16MB LW R-L和8MB LW R-L W / EC ，修订版1.1
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2001年3月2日
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