CXD1961Q
DVB-S的前端集成电路（ QPSK解调器+ FEC）的
初步
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描述
该CXD1961Q是一种单芯片DVB卫星
广播前端IC ，包括双通道ADC
模拟量I / O输入， QPSK解调，维特比
解码器，解交织器，Reed -Solomon解码器
和能量扩散解扰器。
它适合于在DVB集成接收机使用
解码器。
特点
双6位A / D转换器
QPSK解调器
多符号速率操作
奈奎斯特滚降滤波器（ α = 0.35 ）
时钟恢复电路
载波恢复电路
AGC控制电路
维特比解码器
约束长度K = 7
穿孔率R = 1/2 -7/8
截断长度144
刺破房价搜索功能
BER监控
解交织器
分组同步
卷积解交织器
里德 - 所罗门解码器（204， 188 ）
能量扩散解扰器
CPU接口
l
2
C总线接口/ 8位CPU总线
TTL接口电平（ 5V输入功能）
JTAG （ IEEE标准1149.1-1990 ）测试模式
包装： QFP- 100PIN
+ 3.3V单电源供电
符号率最高： 32MSPS分：待定
功耗TBD
0.4um CMOS技术
100引脚QFP （塑料）
绝对最大额定值
（ TA = 25℃ ， GND = 0V ）
电源电压
V
DD
-0.5到4.6
V
=输入电压
·输出电压
I / O电压
V
IN
-0.5到V
DD
+0.5 V
V
OUT
-0.5到V
DD
+0.5 V
V
I / O
-0.5到V
DD
+0.5 V
V
V
CPUIF
-0.5到5.5
0至+75
-55到+150
°C
°C
CPU I / F引脚
工作温度Topr
保存温度Tstg
DC推荐工作条件
（大= 0 ° C至75 ° C， GND = 0V）
电源电压
V
DD
3.15至3.45
V
输入Hi -水平
V
IH
V
DD
-0.7到V
DD
+0.5 V
输入LO电平
V
IL
0.3 V
DD
+0.2 V
应用
DVB -S机顶盒（卫星）
索尼保留更改产品规格，恕不另行通知。本资料概不转让任何许可
任何专利或其他权利的任何暗示或其他方式。示出了应用电路，如果有的话，是示出典型的实施例
该装置的操作。索尼公司不承担因使用这些电路中的任何问题负责。
—1—
PE96417-TE
CXD1961Q
引脚配置
OPOUT
VCOEN
CPOUT
OPX IN
TEST7
TEST6
RW
V
DD
11
V
SS
11
AVD0
AVD1
AVS1
RB1
RT0
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
AVS0
1
RB0
2
V
DD
0
3
V
SS
0
4
CPUSEL
5
PLLSEL
6
TEST1
7
TEST2
8
TEST3
9
V
DD
1 10
V
SS
1 11
SDATA 12
SCLK 13
SEN 14
V
DD
2 15
V
SS
2 16
TCK 17
TMS 18
TDO 19
TDI 20
CK8OUT 21
RESET 22
TE 23
V
DD
3 24
V
SS
3 25
PKTCLK 26
BYTCLK 27
PKTERR 28
DATA0 29
DATA1 30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
80 V
DD
10
79 CR7
78 CR6
77 CR5
76 CR4
75 V
SS
9
74 V
DD
9
72 CR3
73 CR2
71 CR1
70 CR0
69 CKV
68 AGCPWM
67 V
SS
8
66 V
DD
8
65 TEST5
64 TEST4
63席
62 XO
61 V
SS
7
60 V
DD
7
59 SDA
58 SCL
57 A
DD
3
56 A
DD
2
55 A
DD
1
54 V
SS
6
53 V
DD
6
52 A
DD
0
51 CS
RT1
q对于
IIN
DATA7
DATA2
DATA3
V
DD
5
DATA4
V
SS
5
V
DD
4
V
SS
4
DATA5
DATA6
—3—
DS
D0
D1
D2
D3
D4
D5
D6
D7
V
SS
10
VCOC
AVD2
AVS2
CXD1961Q
引脚说明
号
1
2
3
4
5
6
7–9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29–33
34
35
36–38
39–43
44
45
46–48
49
50
51
52
53
54
符号
AVS0
RB0
V
DD
0
V
SS
0
CPUSEL
PLLSEL
TEST1–3
V
DD
1
V
SS
1
SDATA
SCLK
SEN
V
DD
2
V
SS
2
TCK
TMS
TDO
TDI
CK8OUT
RESET
TE
V
DD
3
V
SS
3
PKTCLK
BYTCLK
PKTERR
DATA0–4
V
DD
4
V
SS
4
DATA5–7
D0–D4
V
DD
5
V
SS
5
D5–D7
RW
DS
CS
A
DD
0
V
DD
6
V
SS
6
I / O
—
—
—
—
I
I
I
—
—
O
O
O
—
—
I
I
O
I
O
I
I
—
—
O
O
O
O
—
—
O
I / O
—
—
I / O
I
I
I
I
—
—
模拟地
ADC0底部参考电压
数字电源（ +3.3 V）
数字地
CPU接口选择（L ：我
2
C总线）
连接数字地
测试输入（连接数字地）
数字电源（ +3.3 V）
数字地
索尼内部使用
索尼内部使用
索尼内部使用
数字电源（ +3.3 V）
数字地
JTAG测试时钟
JTAG测试模式选择
JTAG测试数据输出
JTAG测试数据输入
除以水晶时钟的8个时钟
复位输入（ L：复位）
测试使能（ H：测试使能）
数字电源（ +3.3 V）
数字地
R / S分组时钟
R / S字节时钟
R / S无法纠正的分组标志
R / S数据输出（ DATA 0 ： LSB ）
数字电源（ +3.3 V）
数字地
R / S的数据输出（ DATA7 ： MSB）
8位的CPU数据总线I / O （ D0 ： LSB ）
数字电源（ +3.3 V）
数字地
8位的CPU数据总线I / O （ D7 ： MSB ）
8位CPU总线读/写（H ：读）
8位CPU总线数据选通
8位CPU总线片选
8位CPU总线ADDRESS0 （ LSB ）
数字电源（ +3.3 V）
数字地
描述
—4—
CXD1961Q
号
55–57
58
59
60
61
62
63
64, 65
66
67
68
69
70–73
74
75
76–79
80
81
82, 83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
符号
ADD1–3
SCL
SDA
V
DD
7
V
SS
7
XO
XI
TEST4 ， 5
V
DD
8
V
SS
8
AGCPWM
CKV
CR0–3
V
DD
9
V
SS
9
CR4–7
V
DD
10
V
SS
10
TEST6 ， 7
V
DD
11
V
SS
11
CPOUT
AVD2
VCOC
OPXIN
OPOUT
AVS2
VCOEN
RT1
AVD1
q对于
AVS1
RB1
RT0
AVD0
IIN
I / O
I
I
I / O
—
—
O
I
O
—
—
O
O
O
—
—
O
—
—
O
—
—
O
—
I
I
O
—
I
—
—
I
—
—
—
—
I
描述
8位CPU总线Address1-3 （ ADD3 ： MSB ）
I
2
C总线串行时钟
I
2
C总线串行数据
数字电源（ +3.3 V）
数字地
振荡器输出（水晶）
振荡器输入（水晶）
测试输出（V
SS
级）
数字电源（ +3.3 V）
数字地
PWM输出的AGC
采样时钟监视器输出
时钟恢复数据0-3 （ CR0 ： LSB ）
数字电源（ +3.3 V）
数字地
时钟恢复数据4-7 （ CR7 ： MSB ）
数字电源（ +3.3 V）
数字地
测试输出（V
SS
级）
数字电源（ +3.3 V）
数字地
PLL的电荷泵输出
模拟电源（ +3.3 V）
VCO控制电压输入
嵌入式运算放大器负输入端
内置运放输出
模拟地
VCO使能（ H：使能）
ADC1顶部参考电压
模拟电源（ +3.3 V）
模拟Q输入（ ADC1输入）
模拟地
ADC1底部参考电压
ADC0顶部参考电压
模拟电源（ +3.3 V）
模拟输入（ ADC0输入）
注）
适用于0.1 μF的电容到每一个电源端子。
适用0.1μF电容RB0 ， RT0 ， RB1 ， RT1稳定A至D转换。
—5—
QQ：2880707522 复制
